利用鍺凝縮工藝的基板制造方法及利用其的半導體元件的制造方法

利用鍺凝縮工藝的基板制造方法及利用其的半導體元件的制造方法
【專利摘要】本發明提出了一種基板制造方法及利用此方法的半導體元件的制造方法，其特征在于，包括如下步驟：向基板提供絕緣層和硅層疊層的SOI結構的步驟，在SOI結構上，將硅鍺層和硅覆蓋層形成疊層的步驟，及至少在兩種以上的溫度中實施氧化工藝并在所述氧化工藝中，至少實施一次熱處理工藝形成鍺凝聚層和氧化硅層的步驟，及去除氧化硅層的步驟。
【專利說明】
利用鍺凝縮工藝的基板制造方法及利用其的半導體元件的制造方法
技術領域
[0001]本發明涉及一種基板制造方法，尤其涉及一種利用鍺凝縮工藝的高性能元件用的基板制造方法。
【背景技術】
[0002]隨著金屬氧化物半導體場效應晶體管(Metal oxide semiconductor fieldeffect transistor ; MOSFET)的設計規則漸漸減少，發生短溝效應(Short channeleffect)、漏斷引入的勢皇降低效應(drain induced biarrier lowering;DIBL)、柵誘發漏極漏電流(Gated induced drain leakage ;GIDL)等很多問題。為了克服這種問題將娃替換，作為為了使用頻道的物質m-V族化合物和鍺(Germanium5Ge)為首。由于m-V族化合物半導體具有高電子迀移率，作為n-MOSFET的頻道物質受關注，而Ge由于具有最高正孔迀移率，作為p-MOSFET的頻道物質備受關注。并且，從結構上來看，以絕緣體上的硅(SiIiconon insulator;S0I)基板為基礎，部分廢棄的SOKpartially depleted SOI)和完全廢棄的SOKfully depleted SOI)結構作為可以代替已有的平面結構MOSFET備受關注。
[0003]為了將Ge作為頻道物質使用，可以使用Ge基板。由于Ge基板具有特別高昂的價格，所以使用在硅基板上滋生Ge的方法。但是，如果在硅基板上使Ge直接滋生的話，Si和Ge之間會因為高格子常數差異，發生穿透位錯(threading dislocat1n)。因此，在娃基板上，將娃鍺(SiGe)層從低濃度Ge到高濃度Ge使其濃度增加，形成數千分尺的厚度并降低位錯，在最上部形成高濃度Ge，有這樣的方法。但是，SiGe層根據Ge的濃度在Si上沉積時，存在不發生位錯的臨界厚度(critical thickness)，據此SiGe層需要形成很厚，但最終沒有位錯也可以形成Ge。因此，這種方法和Ge基板相比，雖然有價格的優點，但由于SiGe層需要形成很厚，所以仍然具有價格昂高的問題。
[0004]另外，在SOI基板上，形成不發生穿透位錯具有低濃度Ge的SiGe，如果使其在一定的溫度中氧化(oxidat1n)的話，Si原子與O原子發生反應形成二氧化娃(Si02)層，Ge濃度在變薄的SiGe層內漸漸變高。因此，如果充分氧化的話，可以形成具有100%的Ge濃度的絕緣體上的鍺(Germanium on insulator;Ge0I)基板。這種包括氧化工藝的工藝也稱為鍺凝縮(Ge condensat1n)工藝。利用鍺凝縮工藝的GeOI基板的制造工藝具有低成本及工藝時間短的優點。
[0005]但是，已有的鍺凝縮工藝是在一種溫度中實施氧化工藝，在SOI基板上沉積SiGe層而進行工藝，導致發生濃度均一性和表面粗糙度低下的問題。即，已有的凝縮工藝是在SOI基板上，將Ge濃度為30at%以下的SiGe層沉積后，一般在1000°C以上的溫度中實施氧化工藝。但是，隨著Ge濃度的升高恪點(melting point)降低，據此SiGe層為非固體成為液體狀態的同時，SiGe層的濃度均一性和表面粗糙度等變得更糟。并且，已有的凝縮方法為在SOI基板上將SiGe層沉積后進行氧化，在氧化開始的表面上，Si原子和Ge原子均存在，氧氣會比Ge原子更早與Si原子發生反應。因此，基板的全面不能均一氧化，具有表面粗糙度大幅度增加的問題。
[0006]作為解決這種問題的方法，日本專利公開第2004-363199號中公開了在兩種溫度中實施氧化工藝。但是，雖然在先專利可以解決氧化工藝中發生的表面粗糙度問題，但為了獲得過高的Ge濃度如果一直進行凝縮工藝的話，向基板垂直(vertical)方向Ge濃度的均一性會降低。即，表面先與氧氣起氧化反應，Ge濃度從氧化膜的表面開始漸漸升高，因為這種現象而發生階段性的濃度差異。如果出現如上所述的階段性濃度差異，根據深度物理特征和電的特征會發生變化，所以需要均勻的濃度分布。

【發明內容】

[0007](要解決的問題)
[0008]本發明提供了一種利用鍺凝縮工藝而提高濃度均一性和表面粗糙度的基板制造方法。
[0009]本發明提供了一種利用鍺凝縮工藝而提高向垂直方向的Ge濃度的均一度的基板制造方法。
[0010](解決問題的手段)
[0011 ]根據本發明不同的特性基板制造方法特征在于，包括:在基板上，提供絕緣層和硅層疊層的SOI結構的步驟;在所述SOI結構上，將硅鍺層和硅覆蓋層形成疊層的步驟;至少在兩種以上的溫度中實施氧化工藝，在所述氧化工藝中至少實施一次熱處理工藝進而形成鍺凝聚層和氧化硅層的步驟;及去除氧化硅層的步驟；
[0012]所述娃鍺層的鍺濃度為1(^1:%至4031:% ；
[0013]所述氧化工藝是在所述硅鍺層變為液體狀態之前，降低溫度以多階段實施的；
[0014]所述氧化工藝是以溫度越低而使時間增加的方式來實施的；
[0015]所述氧化工藝和熱處理工藝是以0.3:1至1:1的時間比率來實施的；
[0016]為了所述熱處理工藝中下一個氧化工藝和熱處理工藝，而降低溫度；
[0017]一個階段的熱處理工藝是在一種溫度中實施50%至90%的時間，降低溫度的同時實施10%至50%的時間；
[0018]所述氧化工藝是供給氧氣來實施，所述熱處理工藝中斷氧氣的供給，供給惰性氣體并在同一裝備中連續實施；
[0019]所述鍺凝集層的鍺濃度為3(^1:%至10(^1:% ；
[0020]所述鍺凝集層具有垂直方向鍺濃度為0%至1%的均一度；
[0021 ]所述鍺凝集層具備0.1nm至0.7nm的表面粗燥度；
[0022]根據本發明不同特征的半導體元件的制造方法，其特征在于，包括:在基板上，提供絕緣層和硅層疊層的SOI結構的步驟;在SOI結構上，將硅鍺層和硅覆蓋層形成疊層的步驟;至少在兩種以上的溫度中實施氧化工藝，在所述氧化工藝中至少實施一次熱處理工藝進而形成鍺凝聚層和氧化硅層的步驟;去除所述氧化硅層的步驟;將所述鍺凝集層圖案化，使所述絕緣層的規定區域露出的步驟;及在所述鍺凝集層上部的規定區域形成柵極絕緣膜和柵極的步驟；
[0023 ]所述鍺凝集層具有垂直方向鍺濃度O %至I %的均一度；
[0024]所述鍺凝集層是具有0.1nm至0.7nm的表面粗糙度。
[0025](發明的效果)
[0026]本發明是在SOI基板上形成SiGe層和硅覆蓋層后，至少兩次在不同溫度中實施氧化工藝，并且氧化工藝中至少一次實施熱處理工藝來形成鍺凝集層。
[0027]根據本發明實施多階段氧化工藝，SiGe層因為不是固體和液體的混合狀態，可以對表面粗糙度進行提升。并且，氧化工藝中通過實施熱處理工藝可以將Ge更加擴散，據此可將垂直方向的濃度均一性提升。因此，可以制作具有均一 Ge濃度分布并且具有均勻的平整表面粗糙度的高濃度GeOI基板。
【附圖說明】
[0028]圖1乃圖5是為了說明根據本發明實施例的基板制造方法，按順序進行圖示的截面圖。
[0029]圖6是為了說明多階段氧化工藝原理的SiGe的狀態圖。
[0030]圖7是適用于本發明基板制造方法的多階段氧化和熱處理工藝的條件圖。
[0031]圖8是在單一溫度和多階段溫度中實施氧化工藝后的表面照片。
[0032]圖9是在單一溫度和多階段溫度中實施氧化工藝后的譜線輪廓。
[0033]圖10是在單一溫度中實施氧化工藝后Ge濃度分布圖。
[0034]圖11是在多階段溫度中實施氧化工藝后Ge濃度分布圖。
[0035]圖12是氧化工藝后根據有無熱處理工藝Ge濃度分布圖。
[0036]圖13是根據Ge濃度為50at%的鍺凝集層的熱處理時間Ge濃度的分布圖。
[0037]圖14是根據Ge濃度為80at%的鍺凝集層的熱處理時間Ge濃度的分布圖。
[0038]圖15至圖17圖示了實施多階段氧化和熱處理工藝后，凝集層的Ge濃度分布、厚度和表面粗糙度的附圖。
[0039]圖18和圖19是根據本發明實施例制造的GeOI基板上形成的FinFET的概略圖。
[0040]圖20是根據本發明制造的GeOI基板上形成的FinFET和SOI基板上形成的FinFET的有效正孔迀移率的對比曲線圖。
[0041 ]圖21是根據本發明制造的GeOI基板上形成的FinFET和SOI基板上形成的FinFET的飽和電流的對比曲線圖。
[0042]具體實施方法
[0043]以下，參照附圖詳細說明本發明的實施例。但是，本發明沒有限定在以下揭示的實施例內，是用互相不一樣的多樣的形態來實現，只是本實施例為了使本發明完整，是為了向有常識的人完整地講解發明的范疇來提供的。
[0044]圖1至圖5是為了說明根據本發明實施例的基板制造方法，按順序進行圖示的截面圖。并且，圖6是為了說明多階段氧化工藝原理的SiGe的狀態圖，圖7是適用于本發明的基板制造方法的多階段氧化和熱處理工藝的條件圖。
[0045]參照圖1，在基板12上準備絕緣層14和硅層16疊層形成的絕緣體上的硅(Siliconon insulator;SOI)結構10。這里的基板12可以是娃基板，絕緣層14可能是Si02層。并且，比如說SOI結構10可以利用超聲波清洗后對其進行干燥。再比如超聲波清洗，可以利用10分鐘左右的丙酮和甲醇來實施的。結束了超聲波清洗的絕緣體上的硅結構10可以用電離子水洗掉，在氮環境中干燥。
[0046]參照圖2，在SOI結構10上形成硅鍺層20后形成硅覆蓋層30。硅鍺層20和硅覆蓋層30可以在同一腔室內連續形成。另外，在形成硅鍺層20之前將SOI結構10熱處理，這可以將娃層16上的自然氧化膜和不純物質去除。將熱處理工藝舉例的話，是在0.1Torr?ITorr的壓力和700°C?900°C的氫環境中進行5?25分鐘。硅鍺層20可以利用硅源氣體和鍺源氣體，例如，在0.1Torr?ITorr的壓力和550°C?750°C的溫度中進行10?40分鐘內可以形成。此處，硅源可以包括SiH4，鍺源可以包括GeH4，還可以供給H2氣體。并且，如果滋生溫度未滿550°C，不會形成硅鍺層20或者即使形成也會在發生初期滋生的硅鍺層20處發生多數的缺陷。相反，滋生溫度在超過750°C時，初期滋生的硅鍺層中也會發生多數的缺陷。并且，硅鍺層20的鍺濃度可以為1at %至4(^1:%。娃鍺層20的鍺濃度可以根據從娃鍺層20開始形成的鍺凝集層的厚度、鍺濃度等多樣地選擇。此處，鍺的結構如果未滿10at%，在以后工藝中直到得到高濃度的鍺層需要很長時間，鍺的結構如果超過40at%，會發生硅層16和格子缺陷并且可能不會形成硅鍺層20。另外，硅鍺層20的厚度是與后得到鍺層的厚度成比例的，考慮到即將要得到的鍺層的厚度將硅鍺層20以適當的厚度形成。例如，硅鍺層20可以形成20nm?200nm的厚度。并且，在硅鍺層20上使硅滋生從而形成硅覆蓋層30。硅覆蓋層30起到在氧化工藝中阻止硅鍺層20內部的鍺原子向外側擴散的屏障的功能。如果對這種硅覆蓋層30舉例，供給SiH4和H2氣體并且在0.1Torr?ITorr的壓力和700°C?900°C的溫度中在10?90秒形成。
[0047]參照圖3，實施至少兩次以上的多階段氧化工藝，及在氧化工藝中至少實施一次熱處理。根據氧化工藝硅鍺層20的鍺原子向下側擴散，硅層16的硅原子向上側擴散。本發明的氧化和熱處理工藝，可以在硅鍺層20維持固體狀態的溫度中多階段實施。硅鍺層20根據硅或者鍺的濃度和溫度可以維持固體狀態、液體狀態、或者固體液體混合狀態。即，如圖6所示，兩個拋物線內部的區域是維持固體和液體混合狀態的區域，拋物線的上側區域是維持液體狀態的區域，拋物線的下側區域是維持固體狀態的區域。在這種狀態圖式中，例如，在IlOO0C的溫度中硅濃度為50at %以上時，硅鍺層維持固體狀態，硅濃度為未滿50at %時，維持固體和液體混合狀態。并且，在10000C的溫度中硅濃度為25at %以上時硅鍺層維持固體狀態，硅濃度為未滿25at %時，硅鍺層維持固體和液體混合狀態。因此，一種溫度，例如，如果在IlOOcC溫度中實施氧化工藝，硅鍺層20的硅濃度減少并且根據鍺濃度的增加，硅鍺層20會維持固體和液體的混合狀態。因此，從這種狀態開始形成的鍺凝集層會發生表面粗糙度變大的問題。為了解決這種問題，本發明在硅鍺層20變化為固體和液體的混合狀態之前，降低溫度實施氧化和熱處理工藝。即，本發明是即使硅濃度降低也可以使硅鍺層20維持固體狀態，一邊降低溫度一邊實施多階段氧化和熱處理工藝。另外，氧化和熱處理工藝可以在1300°C?900°C的溫度中實施并且降低溫度的同時多階段實施。例如，如圖7所示，在1100°C的溫度中實施預備熱處理工藝、第一次氧化工藝和第一次熱處理工藝，在1000°C中實施第二次氧化工藝、第二次熱處理工藝、第三次氧化工藝和第三次熱處理工藝后在950°C的溫度中，實施第四次氧化工藝和第四次熱處理工藝，在900°C的溫度中，可以實施第五次氧化工藝和第五次熱處理工藝。
[0048]另外，氧化工藝和熱處理工藝的時間，例如，可以為0.3:1至1:1的比率實施。例如，可以實施氧化工藝30?100分鐘并且實施熱處理工藝30?100分鐘。氧化工藝的反復會使工藝時間增加。即，越降低氧化工藝的溫度氧化工藝的時間越增加。這在高溫中長時間實施氧化工藝時硅鍺層20會為固體和液體的混合狀態，并根據溫度在成為這種狀態之前的時間內實施氧化工藝。例如，可以實施第一次氧化工藝30分鐘，實施第二次和第三次氧化工藝70分鐘，實施第四次和第五次氧化工藝100分鐘。另外，熱處理工藝是根據硅鍺層20的厚度，例如，可以實施30?100分鐘。此處，如果熱處理的時間短，那么鍺的擴散時間短，不能提升鍺的垂直方向的濃度均一度，如果熱處理時間過長，鍺不再擴散會，那么有工藝時間變長的問題。這種熱處理工藝可以在同一時間實施，例如，第一次熱處理工藝至第五次熱處理工藝均可實施100分鐘。當然，熱處理的時間會隨著反復程度變短或者變長。
[0049]另外，在各階段的熱處理工藝中，溫度可以降低到為了下一個氧化工藝的溫度。SP，在第一次熱處理工藝中，可以將溫度降到為了第二次氧化工藝和第二次熱處理工藝的溫度，在第三次熱處理工藝中，可以將溫度降到為了第四次氧化工藝和第四次熱處理工藝的溫度，在第四次熱處理工藝中，可以將溫度降到為了第五次氧化工藝和第五次熱處理工藝的溫度。這種溫度的調節可以實施各階段的全部熱處理時間的10%?50%的時間。即，在一溫度中實施熱處理工藝，時間為各階段熱處理時間的50 %?90 %的時間，為了下一個氧化和熱處理降低溫度在10%?50%的時間內，同時實施熱處理工藝。另外，熱處理溫度的調節速度可以根據將要降下的溫度和時間來調節，例如，使其以2°C/分?5°C/分的速度降下。例如，100分鐘的第一次熱處理工藝中，在1100°C的溫度中實施熱處理工藝70分鐘，為了第二次氧化和熱處理工藝將溫度降低到1000°C的同時實施30分鐘熱處理工藝。
[0050]另外，氧化工藝是可以在供給包括氧氣的反應氣體的同時而實施，熱處理工藝是可以在供給氮或者氬氣體等惰性氣體的同時而實施。即，調節氧氣和惰性氣體的供給可以使氧化工藝和熱處理工藝在同一腔室內連續實施。
[0051]參照圖4，根據這種氧化工藝硅覆蓋層30被氧化形成氧化硅層50，硅鍺層20的鍺原子向下側擴散形成鍺凝縮層40。并且，硅層16和硅鍺層20的硅原子向上側擴散使硅層50的厚度增加。因此，絕緣層14上形成鍺凝集的鍺凝集層40，鍺凝集層40上形成氧化硅層50。這種鍺凝集層40具有比硅鍺層20高的鍺濃度。例如，鍺凝集層40具有30at%?100at%的鍺濃度。當然，鍺凝集層40具有除此之外的硅濃度。并且，鍺凝集層40具有向垂直方向0%?1%的濃度均一度，0.1nm?0.7nm的表面粗糙度。并且，鍺凝集層40可以形成比娃鍺層20薄的厚度。用這種多階段氧化工序形成的鍺凝集層40可以不經過硅鍺層20固體和液體混合的狀態使表面粗糙度上升。并且，多階段氧化工藝中至少實施一次熱處理工藝使Ge更加擴散，并且可以提升垂直方向的濃度均一性。結果，使表面粗糙度提升，并且可以形成垂直方向的Ge濃度均一性提升的鍺凝集層40。
[0052]參照圖5，去除氧化硅層50從而形成基板12上絕緣層14和鍺凝集層40形成的GeOI基板100。
實施例
[0053]以硅層17nm的厚度形成的SOI基板上將Ge濃度為30at^^^SiGe層向10nm的厚度滋生后，將硅覆蓋層形成為1nm的厚度而實施凝縮工藝。此時，比較例在1100°C的溫度中實施了2小時的氧化工藝，實施例在1100°C中實施I小時的第一次氧化工藝后，將溫度降低到900°C實施2小時的第二次氧化工藝。在1100°C的單一溫度中實施氧化工藝的比較例時，如參照圖6的說明，Ge濃度在超過50at %的同時S iGe層具有固體和液體混合的狀態。但是，實施多階段氧化工藝的實施例時，SiGe層的Ge濃度在成為固體和液體混合狀態之前將溫度降低到900°C，使氧化工藝進行并且可以確保一直為固體狀態的SiGe層。
[0054]并且，圖8和圖9圖示的是在單一溫度和多階段溫度中實施氧化工藝時表面粗糙度(surface roughness)。即，圖8a和圖8b是在單一溫度和多階段溫度中實施氧化工藝后的照片，圖9a和圖9b圖示的是在單一溫度和多階段溫度中實施氧化工藝后的表面譜線輪廓。如圖8a中所示，單一溫度中實施氧化工藝時，根據Ge濃度的升高，在比恪點(melting point)高的溫度中進行工藝的同時成為液體狀態，SiGe層變形為以島(island)的形態，導致表面的粗糙度變大。此時，根據單一氧化工藝的表面粗糙度如圖9a所示為19.8nm左右。但是，如果實施多階段氧化工藝SiGe層不變成液體狀態，如圖Sb所示，可以確認表面粗糙度比圖Sb中所示的小。此時，根據多階段氧化工序的表面粗糙度如圖9b所示為2.27nm左右。因此，可以確認根據多階段氧化工序的表面粗糙度比根據單一氧化工序的表面粗糙度縮小9倍。
[0055]并且，圖10是圖示單一溫度中實施氧化工藝時根據深度的Ge濃度。圖11圖示多階段溫度中實施氧化工藝時根據深度的Ge濃度。單一溫度中實施氧化工藝時，如圖10所示即使調節氧化工藝的時間，由于融化所以不能確保Ge濃度為50at%以上。但是，實施多階段氧化工藝時，如圖11所示可以確保Ge濃度為最高85at%。因此，適用于多階段氧化工藝時可以確保Ge濃度大的GEOI基板。
[0056]氧化工藝后，將根據有無熱處理工藝的Ge濃度分布，做AES分析確認的結果如圖12中圖示。即，圖12a是氧化工藝之前的初期Ge濃度分布圖，圖12b是1100°C的溫度中實施60分鐘的氧化工藝后的Ge濃度分布圖，圖12c是1100°C的溫度中實施60分鐘的氧化工藝及實施60分鐘的熱處理工藝后的Ge濃度分布圖。如圖12a中所示，實施氧化工藝之前的Ge濃度保持在約20at%左右。如果只實施氧化工藝時如圖12b所示Ge濃度會保持在比圖12a高的約35at %左右。但是，可以確認Ge的濃度從表面開始向深度方向具有傾斜度漸次降低。但是，實施氧化工藝和熱處理工藝時，可以確認如圖12c所示Ge濃度保持在約35at%左右，從表面開始向深度方向均勻分布。SiGe層的Ge濃度分布的差異在通過60分鐘的后續熱處理時，從上部表面到下部，具有均一的I %以內的濃度。
[0057]并且，為了確認在具有高濃度Ge的鍺凝集層中濃度均一度，當Ge濃度為50at%以上時，用不同的熱處理時間進行了試驗。即，圖13是當鍺凝集層的Ge濃度為5(^%時根據熱處理時間的Ge濃度的分布圖，圖14是當鍺凝集層的Ge濃度為80at%時根據熱處理時間的Ge濃度的分布圖。如圖13a中所示，形成包含50at^^^Ge的鍺凝集層后，不實施熱處理工藝時，Ge的濃度從表面約60&七％開始越向下部濃度越少，出現上部和下部的濃度均一度最大差約18at%。但是，如果將熱處理工藝在1000°C中實施30分鐘，如圖13b所示，Ge的濃度均一度會改善約5%左右，將熱處理工藝在1000°C中實施60分鐘的話，如圖13c所示Ge的濃度均一度會改善約1%左右。并且，如圖14a所示，形成包括80at%Ge的鍺凝集層不實施熱處理工藝時，Ge的濃度從表面約90&七％開始越向下部濃度越少，出現上部和下部的濃度均一度最大差約12%左右。但是，將熱處理工藝在1000°C實施30分鐘的話，如圖14b所示濃度均一度改善6 %左右，將熱處理工藝在1000 0C中實施60分鐘的話，如圖14c所示濃度均一度改善I %左右。因此，即使SiGe的Ge濃度為高濃度，如果氧化工藝后如果熱處理的時間增加，濃度均一度也能增加。
[0058]圖15至圖17是實施多階段氧化和熱處理工藝后，根據Ge濃度的鍺凝集層的Ge濃度的分布、厚度和表面粗糙度，對其分別進行AES、TEM、AFM分析的結果。圖15是以鍺凝集層的Ge濃度分別為34at %、47at %、67at %和98at %而形成，并且實施多階段氧化和熱處理工藝后，鍺凝集層的Ge濃度分布的AES分析結果。如圖15a所示當Ge濃度為34at%時鍺凝集層從表面開始到約80nm的深度幾乎以一定的濃度分布Ge，如圖15b所示當Ge濃度為47&1:%時，鍺凝集層從表面開始到約50nm的深度幾乎以一定的濃度分布Ge。并且，如圖15c所示當Ge濃度為67at %時，鍺凝集層從表面開始到約40nm的深度幾乎以一定的濃度分布Ge，如圖15d所示當Ge濃度為98&1:%時，鍺凝集層從表面開始到約20nm的深度幾乎以一定的濃度分布Ge。并且，圖16是以鍺凝集層的Ge濃度分別為34at %、47at %、67at %和98at %而形成，并且實施多階段氧化和熱處理工藝后，鍺凝集層的TEM照片。此時，由于鍺凝集層可以包括鍺原子和硅原子用SiGe表示。如圖16a所示Ge濃度為34at %時，形成約72.02nm厚度的鍺凝集層，如圖16b所示Ge濃度為47at %時，形成約58.81nm厚度的鍺凝集層，圖16c所示Ge濃度為67at %時，形成約40.7 Inm厚度的鍺凝集層，圖16d所示Ge濃度為98at %時，形成約25.85nm厚度的鍺凝集層。以及，圖17是以Ge濃度分別為34at %、47at %、67at %和98at %而形成，并且實施多階段氧化和熱處理工藝后分析鍺凝集層的表面粗糙度的AFM照片。如圖17a所示Ge濃度為34at %時，表面粗糙度約為0.49nm，Ge濃度為47at %時，表面粗糙度約為0.6 Inm，Ge濃度為67&七％時，表面粗糙度約為0.6811111，66濃度為98&丨％時，表面粗糙度約為0.7111111。
[0059]如上所述，通過多階段氧化工藝可以確保高濃度的Ge，通過氧化工藝中的熱處理工藝可以確保均勻的的Ge濃度。并且，通過利用硅覆蓋層的多階段工藝，在垂直(vertical)方向上具有I %以內的濃度均一度的Ge濃度，其確保在98at%內時，可以確認到GeOI的表面粗糙度為0.71nm的特別低的結果。因此，可以根據鍺凝集層的期望的Ge濃度分布的深度、厚度和表面粗糙度等，來選擇硅鍺層的Ge濃度。
[0060]根據上述本發明的一個實施例制造的GeOI基板，可以適用于如圖18和圖19所示的FinFET結構的半導體元件。即，基板12、絕緣層14和鍺凝集層40，在疊層的GeOI結構100上，鍺凝集層40圖案化如圖18所示以四角形狀圖案化，可以形成絕緣膜110閘和柵極120，使被圖案化的鍺凝集層40的規定區域被包圍。并且，如圖19所示鍺凝集層40也可以圓形形狀圖案化。此處，柵極120兩側的鍺凝集層40起到源/漏的作用。
[0061 ]在這種以本發明的多階段氧化和熱處理工藝制造的GeOI基板上形成的FinFET，比在SOI基板上形成的FinFET可以提高元件特性。即，圖20是根據本發明制造的GeOI基板上形成的FinFET(A)的有效正孔迀移率(effective hole mobility)和SOI基板上形成的FinFET(B)的有效正孔迀移率的對比曲線圖，如圖所示GeOI基板上形成的FinFET(A)比SOI基板上形成的FinFET(B)有效正孔迀移率上升了 2.79倍以上。并且，圖21是根據本發明制造的GeOI基板上形成的FinFET(A)的飽和電流和SOI基板上形成的FinFET(B)的飽和電流的對比曲線圖，如圖所示GeOI基板上形成的FinFET(A)比SOI基板上形成的FinFET(B)飽和電流上升了2.26倍以上。
[0062]本發明不被上述實施例限定，可以用互相不同且多樣的形態來實現。即，所述實施例使本發明的公開完整并且為了向具有一般常識的人完整地講述發明的范疇，本發明的范圍需要依據本發明的權利要求理解。
【主權項】
1.一種基板制造方法，其特征在于，包括如下步驟: 向基板提供絕緣層和硅層疊層的SOI結構的步驟； 在所述SOI結構上，將硅鍺層和硅覆蓋層形成疊層的步驟； 至少在兩種以上的溫度中實施氧化工藝，在所述氧化工藝中至少實施一次熱處理工藝進而形成鍺凝聚層和氧化硅層的步驟;及去除氧化硅層的步驟；2.根據權利要求1所述的一種基板的制造方法，其特征在于， 所述娃鍺層的鍺濃度為1031:%至4(^1:% ；3.根據權利要求1所述的一種基板的制造方法，其特征在于， 所述氧化工藝是在所述硅鍺層變為液體狀態之前，降低溫度以多階段實施的；4.根據權利要求3所述的一種基板的制造方法，其特征在于， 所述氧化工藝是以溫度越低而使時間增加的方式來實施的；5.根據權利要求1或權利要求3所述的一種基板的制造方法，其特征在于， 所述氧化工藝和熱處理工藝是以0.3:1至1:1的時間比率來實施的；6.根據權利要求5所述的一種基板的制造方法，其特征在于， 為了所述熱處理工藝中下一個氧化工藝和熱處理工藝，而降低溫度；7.根據權利要求6所述的一種基板的制造方法，其特征在于， 一個階段的熱處理工藝是在一種溫度中實施50%至90%的時間，降低溫度的同時實施10%至50%的時間；8.根據權利要求1所述的一種基板的制造方法，其特征在于， 所述氧化工藝是供給氧氣來實施，所述熱處理工藝中斷氧氣的供給，供給惰性氣體并在同一裝備中連續實施；9.根據權利要求1所述的一種基板的制造方法，其特征在于， 所述鍺凝集層的鍺濃度為3(^1:%至10at % ；10.根據權利要求9所述的一種基板的制造方法，其特征在于， 所述鍺凝集層具有垂直方向鍺濃度為O %至I %的均一度；11.根據權利要求10—種基板的制造方法，其特征在于， 所述鍺凝集層具備0.1nm至0.7nm的表面粗糙度；12.一種半導體元件的制造方法，其特征在于，包括如下步驟: 向基板提供絕緣層和硅層疊層的SOI結構的步驟； 在SOI結構上，將硅鍺層和硅覆蓋層形成疊層的步驟； 至少在兩種以上的溫度中實施氧化工藝，在所述氧化工藝中至少實施一次熱處理工藝進而形成鍺凝聚層和氧化硅層的步驟； 去除所述氧化硅層的步驟； 將所述鍺凝集層圖案化，使所述絕緣層的規定區域露出的步驟;及 在所述鍺凝集層上部的規定區域形成柵極絕緣膜和柵極的步驟；13.根據權利要求12所述的一種半導體元件的制造方法，其特征在于， 所述鍺凝集層具有垂直方向鍺濃度O %至I %的均一度；14.根據權利要求13所述的一種半導體元件的制造方法，其特征在于，所述鍺凝集層是具有0.1nm至0.7nm的表面粗糙度。
【文檔編號】H01L21/20GK106030760SQ201580006397
【公開日】2016年10月12日
【申請日】2015年1月27日
【發明人】樸在勤, 沈泰憲, 宋昇弦, 李斗榮
【申請人】漢陽大學校產學協力團