具有不同溝道寬度的復合半導體器件的制作方法

具有不同溝道寬度的復合半導體器件的制作方法
【專利摘要】一種器件包括半導體襯底、第一構成晶體管和第二構成晶體管，其中，第一構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第一晶體管結構，第二構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第二晶體管結構。第一構成晶體管和第二構成晶體管彼此相鄰地橫向布置并且彼此并聯連接。所述多個第一晶體管結構中的每個晶體管結構比所述多個第二晶體管結構中的每個晶體管結構在飽和工作區域中具有更低的電阻。
【專利說明】
具有不同溝道寬度的復合半導體器件
技術領域
[0001] 本實施例涉及半導體器件，更具體地，涉及具有晶體管結構布置的功率半導體器 件和其他半導體器件。
【背景技術】
[0002] 集成電路（1C)和其他電子設備通常包括互相連接的場效應晶體管(FET)布置，也 被叫做金屬氧化物半導體場效應晶體管(M0SFET)或者簡稱為M0S晶體管或器件。典型的M0S 晶體管包括作為控制電極的柵電極以及間隔開的源電極和漏電極。施加于柵電極的控制電 壓控制電流流過源電極和漏電極之間的可控導電溝道。
[0003] 功率晶體管器件被設計為耐高電流和高電壓，其中，所述高電流和高電壓出現在 諸如運動控制、氣囊展開和汽車燃油噴射器驅動器的動力應用中。一種類型的功率M0S晶體 管器件是橫向擴散金屬氧化物半導體(LDM0S)晶體管器件。在LDM0S器件中，在溝道區域和 漏極區域之間提供有漂移空間。
[0004] LDM0S晶體管器件通常由安全工作區來表征，在該安全工作區中，工作電流電平和 工作電壓電平在將會導致器件毀壞或其他損壞的電平以下。器件的電氣安全工作區涉及通 過碰撞電離產生次級電荷載流子。在η溝道LDM0S晶體管器件中，電子可在具有高電場的區 域中（諸如接近漏極邊界)被加速之后經由碰撞電離產生額外的電子-空穴對。如果產生了 足夠數量的空穴(次級電荷載流子）以將LDM0S器件的體電勢提升到與源極的結被正向偏置 的程度，則空穴穿過結的注入能夠激活經由LDM0S晶體管器件的源極(發射極）區域、體(基 極）區域和漏極(集電極）區域所形成的寄生ηρη雙極晶體管。經由寄生雙極晶體管的激活， 會發生非常大的破壞電流，工作條件被稱為"突跳(snapback)"。
[0005] 當在器件的熱安全工作區之外操作時，也會在LDM0S晶體管器件中發生損壞。熱安 全工作區指定器件可在不因過熱而損壞的情況下進行工作的電壓電平和電流電平。在一些 情況下，器件的能量處理能力導致比電氣安全工作區更具限制性的熱工作區。
[0006] 對保持在電氣安全工作區和熱安全工作區二者內的嘗試是經常令人不希望地限 制針對器件工作和應用的因子。例如，將大型LDM0S晶體管器件連接到電感負載的應用可能 涉及大量能量從電感負載漏到LDM0S晶體管器件的切換瞬態。因此，LDM0S晶體管器件可能 在切換期間經歷熱故障和/或電氣故障。

【發明內容】

[0007] 在第一方面，一種器件包括半導體襯底、第一構成晶體管和第二構成晶體管，其 中，第一構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第一晶體管結構，第二 構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第二晶體管結構。第一構成晶體 管和第二構成晶體管彼此相鄰地橫向布置并且彼此并聯連接。所述多個第一晶體管結構中 的每個晶體管結構在飽和工作區域中比所述多個第二晶體管結構中的每個晶體管結構具 有更低的電阻。
[0008] 在第二方面，一種器件包括半導體襯底、第一構成晶體管和第二構成晶體管，其 中，第一構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第一晶體管結構，第二 構成晶體管包括位于半導體襯底中的彼此并聯連接的多個第二晶體管結構。第一構成晶體 管和第二構成晶體管彼此相鄰地橫向布置并且彼此并聯連接。所述多個第一晶體管結構中 的每個晶體管結構的有效溝道寬度大于所述多個第二晶體管結構中的每個晶體管結構的 有效溝道寬度。
[0009] 在第三方面，一種在半導體襯底中制造器件的方法。所述方法包括:分別在第一構 成晶體管的多個第一晶體管結構和第二構成晶體管的多個第二晶體管結構的半導體襯底 中形成體區域，其中，第一晶體管和第二晶體管彼此相鄰，體區域具有第一導電率類型。所 述多個第一晶體管結構和所述多個第二晶體管結構的柵極形成于半導體襯底上。根據第一 光刻布局在所述多個第一晶體管結構和所述多個第二晶體管結構的半導體襯底中的每個 體區域中形成源極區域，源極區域具有第二導電率類型。根據第二光刻布局在所述多個第 一晶體管結構和所述多個第二晶體管結構的半導體襯底中的每個體區域中形成體接觸區 域，體接觸區域具有第一導電率類型。第一光刻布局和第二光刻布局被配置為使得所述多 個第一晶體管結構中的每個晶體管結構的有效溝道寬度大于所述多個第二晶體管結構中 的每個晶體管結構的有效溝道寬度。
【附圖說明】
[0010]組件和圖不一定是按比例的，而是將重點放在了說明各種實施例的原理上。此外， 在附圖中，類似的參考標記在全部不同視圖中表示對應的部分(部件）。
[0011] 圖1是根據一個實施例的示例性復合LDM0S晶體管器件的示意平面圖，包括具有電 阻和電流電平的構成晶體管器件。
[0012] 圖2是圖1的復合LDM0S晶體管器件的局部示意平面圖以更詳細地描繪復合LDM0S 晶體管器件的構成晶體管器件。
[0013] 圖3是根據一個實施例的沿圖2的線3-3得到的圖1和圖2的構成晶體管器件之一的 示例性晶體管結構的局部截面示意圖。
[0014] 圖4是根據一個實施例的沿圖2的線4-4得到的圖1和圖2的構成晶體管器件中的另 一個示例性晶體管結構的局部截面示意圖。
[0015] 圖5是根據一個實施例的具有構成晶體管器件布置的另一示例性復合LDM0S晶體 管器件的示意平面圖。
[0016] 圖6是根據一個實施例的具有構成晶體管器件布置的另一示例性復合LDM0S晶體 管器件的示意平面圖。
[0017] 圖7是根據一個實施例的用于構造復合LDM0S晶體管器件的示例性制造序列的流 程圖。
【具體實施方式】
[0018] 描述了復合橫向擴散金屬氧化物半導體(LDM0S)器件和其他半導體器件以及電子 裝置的實施例連同制造這種器件和裝置的方法。復合器件包括以減少熱故障可能性的方式 布置的多個構成器件。根據對在功率晶體管器件(諸如LDM0S晶體管器件）的中心或中心附 近經常發生熱故障的識別來布置構成器件。在功率晶體管器件的中心達到的溫度高于在器 件的外圍或外圍附近的溫度。在外圍產生的熱更接近于熱沉，諸如器件的邊緣。相反，熱沉 可能不可用，或充分接近器件中心以除去在器件內部產生的熱。
[0019] 所公開的實施例可用于LDM0S晶體管器件和其他器件的結合，其中，LDM0S晶體管 器件和所述其他器件具有通過自發熱（self heating)產生過多熱量的大區域或非常大的 區域。例如，當出現高電流和大漏極電壓時，可能在LDM0S晶體管器件中出現這種自發熱。在 短時間段期間吸收的能量可另外導致溫度的顯著上升并導致器件的損壞。
[0020] 在大多數情況下，通過從中心到邊緣的溫度梯度轉移器件中心的熱量，其中，在邊 緣從附近熱沉除去熱量。隨著梯度增大，更快地轉移熱能。由此，當溫度梯度上升到特定水 平時，可在熱產生和熱冷卻(heat dispassion)之間達到平衡。該平衡表明大型器件(例如， 大型LDM0S晶體管器件）的中心部分相對于器件的外圍非常熱。因此，器件中心可能是最弱 的部分或者經受熱損壞的部分。
[0021] 復合器件的構成晶體管的布置或布局被配置為改善復合器件的熱安全工作區 (S0A)。在兩晶體管(2T)實施例中，一個晶體管可布置在復合器件的中心。另一個晶體管可 沿器件的外圍布置。例如，外圍器件或外部器件可圍繞中心器件或內部器件。中心晶體管在 飽和工作區域中具有高（或更高）電阻。外圍晶體管在飽和工作區域中具有低（或更低）電 阻。因此，對于給定工作狀態(例如，給定柵極偏置電壓和給定漏極偏置電壓），中心晶體管 比外圍晶體管具有更低的每單位面積的電流電平。中心器件中更低的每單位面積的漏極電 流會導致更低的功率，因此，在器件內部產生更低的熱量。可以經由各個晶體管中的不同有 效溝道寬度來實現不同電阻級別。較低(或更低）電阻與復合器件的功率晶體管結構的基線 有效溝道寬度相對應。
[0022] 復合結構可以有效地降低器件的內部溫度或中心溫度，從而提高器件的能量能力 (energy capability)。內部器件中更低的漏極電流和功率可以降低復合器件的中部的熱 產生。因此，可針對復合器件實現更平坦或更均勻的溫度分布。例如，可避免工作溫度中的 尖峰。結果，可增大復合器件的熱安全工作區或能量能力。因此，所公開的實施例的器件能 夠經受得住更高的能量壓力。
[0023]提高的能量能力可用于支持更高的工作電壓電平、更高的工作電流電平和/或更 緊湊的器件布局，例如這可以支持管芯尺寸(die size)的減小。所公開實施例的復合布置 可實現改善的熱S0A的這些和其他方面，同時避免針對諸如通過減小器件中心處的輸入功 率來嘗試使器件內的溫度分布變平坦的努力。
[0024] 可通過一個或多個光刻布局建立中心（或內部)器件的更低的每單位面積的電流 電平(或更高的飽和電阻）。一種光刻布局可用于在中心器件和外圍器件中形成源極區域。 另一種光刻布局可用于在中心器件和外圍器件中形成體接觸（或體結，body tie)區域。光 刻布局可被配置為使得外圍器件中的每個晶體管的有效溝道寬度大于中心器件中的每個 晶體管的有效溝道寬度。光刻布局被配置為使得每個晶體管結構的源極區域和體接觸區域 沿器件的橫向維度交替排列地布置。通過改變源極區域和體接觸區域的相對面積，所述交 替排列可建立每個晶體管結構的有效溝道寬度。擴大中心器件中每個體接觸區域的相對面 積減小了中心器件中的每個晶體管結構的有效溝道寬度。中心器件中較窄的溝道寬度可以 減小中心器件的晶體管結構中相對于外圍器件的漏極電流。
[0025] 除了改善能量能力，有效溝道寬度的差異也可以是有用的理由。例如，中心器件中 體接觸區域的增大面積有效減小了用于次級電荷載流子(例如，由于電離所產生的載流子） 的體導電路徑的電阻。體導電路徑的更低電阻降低了由次級電荷載流子導致的電壓增大， 從而減小了激活寄生雙極晶體管器件的可能性。因而可抑制寄生雙極突跳，從而避免器件 損壞并進一步提高器件能量能力。
[0026] 可以在器件性能沒有顯著下降的情況下實現所公開實施例的這些和其他特征。例 如，復合器件的導通電阻可以僅少量增加，例如大約3%，反過來對于能量能力提高大得多 (例如，大約50%)。在復合器件的整體導通電阻沒有顯著增加的情況下，不需要擴大復合器 件的面積。出于這些和其他原因，所公開的實施例可提供一種非常適合于電感負載和涉及 更高能量能力的其他應用的魯棒半導體器件。
[0027] 除了有效溝道寬度的差異之外并且不管有效溝道寬度的差異，構成器件的工作特 性和其他特性可以相似。例如，每個構成器件可以包括以周期性重復的源極-柵極-漏極排 列所布置的多個晶體管結構。在這種排列中，相鄰晶體管結構可共享共源極或共漏極。
[0028] 圖1是根據一個實施例構造的復合LDM0S晶體管器件10的示例的示意平面圖。器件 10包括半導體襯底11，在半導體襯底11中形成多個構成晶體管器件。構成晶體管器件彼此 并聯連接以建立復合LDM0S晶體管器件10。構成晶體管器件的并聯連接可涉及多個共享端 子，其中包括例如共享源極端子、共享漏極端子和共享柵極端子。在該示例中，器件10包括 一對構成晶體管器件，因此可被視為兩晶體管復合器件或2T復合器件。構成晶體管器件包 括外圍或外部構成晶體管12和中心或內部構成晶體管13。構成晶體管12、13橫向地彼此相 鄰布置。在該示例中，構成晶體管12、13彼此鄰接。可提供其他或替代的構成晶體管器件。
[0029] 外圍構成晶體管12包括位于半導體襯底中的彼此并聯連接的晶體管結構14、15的 陣列。每個晶體管結構14、15在沿器件10的第一橫向方向或維度定向的多個平行行(或列） 中的各行(或列）中延伸。為了便于描述，在本文中第一橫向維度被稱為器件10的長度。每個 晶體管結構14橫跨器件10的整個長度橫向延伸。相反，每個晶體管結構15不是橫跨器件10 的整個長度延伸，而是僅橫跨器件10的位于中心構成晶體管13的兩個相對側中的一側的長 度部分進行延伸。陣列中的相鄰晶體管結構14、15并排布置并且在與長度方向正交的第二 橫向方向或維度（即，器件1 〇的寬度）上彼此間隔開。可以提供任意數量的晶體管結構14、 15。 例如，器件10可包括大約兩百個或更多個晶體管結構。
[0030] 中心構成晶體管13包括布置在半導體襯底11中并且彼此并聯連接的晶體管結構 16的陣列。每個晶體管結構16橫跨中心構成晶體管13的整個長度橫向延伸。每個晶體管結 構16在構成晶體管12、13之間的邊界17處與一對晶體管結構15鄰接或縱向相鄰。在該示例 中，每個晶體管結構16在邊界17處與一對晶體管結構15鄰接，其中，每個晶體管結構15布置 在晶體管結構16的相應端。構成晶體管12、13的鄰接晶體管結構在與橫向方向正交的方向 (例如，長度方向）上彼此鄰接，其中，每個晶體管結構14、15、16的溝道和/或導電路徑沿所 述橫向方向定向。結合圖3至圖5示出并描述晶體管結構14、15、16的導電路徑的示例。
[0031] 構成晶體管12的晶體管結構14、15可以橫向地圍繞構成晶體管13的晶體管結構 16。 在圖1的實施例中，構成晶體管13的晶體管結構16在構成晶體管12的晶體管結構14、15 內居中。可以使用其他布置，結合圖5和圖6示出并描述其他布置的示例。
[0032] 鄰接晶體管結構15、16彼此對準。相鄰晶體管結構15、16的對準允許相鄰晶體管結 構15、16共享共柵極結構。在圖1的LDMOS示例中，每個晶體管結構14、15、16包括由半導體襯 底11所支撐的柵極18。每個柵極18在器件10的整個長度上延伸。因此，鄰接晶體管結構15、 16可共享各個柵極18。在圖1的示例中，為了便于說明，將器件10描繪為具有均勻柵極間距。 如圖2的更詳細的示圖中所示，柵極間距可以是非均勻的。柵極間距可以改變，并且可以是 均勻或非均勻的。
[0033]布置在相鄰行(或列）中的晶體管結構14、15、16(例如，在器件10的寬度方向上相 鄰的那些結構)可以共享一個或多個區域或部件。共享的區域或部件可布置在晶體管結構 14、15的源極側20和/或漏極側21，或者晶體管結構16的源極側22和/或漏極側23。例如，一 對相鄰晶體管結構14可在晶體管結構14的源極側20共享共源極區域和共同體區域(common body region)。其他相鄰晶體管結構14可在晶體管結構14的漏極側21共享共漏極區域和共 同漂移區域(common drift region)。在圖1的示例中，相鄰晶體管結構14交替地在源極側 20或漏極側21共享部件。相鄰晶體管結構15可被類似地配置和布置。相鄰晶體管結構16也 可沿源極側22和漏極側23以交替方式被類似地配置和布置。
[0034]在圖1中參考器件20的一部分24以突出晶體管12、13之間的邊界17。在圖2中更詳 細地示意性示出在該部分24中的器件10的布局。
[0035]圖2描繪出構成晶體管12的三個相鄰晶體管結構15以及構成晶體管13的三個相鄰 晶體管結構16。晶體管結構15中的每一個沿邊界17與晶體管結構16中的相應一個鄰接并對 準。對準的晶體管結構15、16端對端彼此鄰接。對準的晶體管結構15、16共享一個柵極18。柵 極18因此橫跨邊界17延伸。每個柵極18被相應一個晶體管結構15和相應一個晶體管結構16 所共享。
[0036]晶體管結構15的源極側20包括橫向交替排列地布置的源極區域30和體接觸區域 32。在該示例中，源極區域30和體接觸區域32沿長度方向橫向交替。源極區域30和體接觸區 域32被一對相鄰晶體管結構15共享。通過經由光刻布局所配置的開口 34注入摻雜物(例如， η型摻雜物）來形成源極區域30。通過經由光刻所配置的開口 36注入摻雜物(例如，p型摻雜 物)來形成體接觸區域32。開口 34、36與柵極18疊加，這樣，源極區域30和體接觸區域32與柵 極18的邊緣38自對準。源極區域30和體接觸區域32布置在由晶體管結構15共享的體區域 (圖4)內 。
[0037]晶體管結構15的源極側20包括分別用于源極區域30和體接觸區域32的歐姆接觸 40和42。在該示例中，分別針對每個源極區域30和每個體接觸區域32提供兩個歐姆接觸40、 42。每個歐姆接觸40、42可包括由半導體襯底11 (圖1)支撐的一個或多個金屬層。歐姆接觸 40、42可從半導體襯底11的表面至形成互連(未示出）的金屬層向上延伸。互連可沿晶體管 結構15的長度進行以電連接源極區域30和體接觸區域32中的每一個。利用該電連接，源極 區域3 0可被視為晶體管結構15的共同源極區域的構成源極區域。然后，晶體管結構15的各 個互連可彼此電連接(例如，經由一個或多個進一步的互連）以將晶體管結構15并聯連接， 從而形成構成晶體管12。
[0038]晶體管結構15的漏極側21在每個柵極18的對側44上。在該示例中，沿對側44布置 側壁間隔物46。漏極區域48與柵極18和側壁間隔物46間隔開。漏極區域48包括多個歐姆接 觸50。每個漏極區域48被兩個晶體管結構15的源極區域34所共享。結合圖3和圖4的截面示 圖來提供關于晶體管結構15的漏極側21的進一步細節。
[0039] 構成晶體管13的晶體管結構16以多種方式與構成晶體管12的晶體管結構15相似。 與一對晶體管結構15的相應特征類似地配置或共享晶體管結構16的多個區域、部件或其他 特征。例如，柵極18被共享并因此在邊界17的每側被相同地配置。漏極區域48也橫跨邊界17 延伸，因此，沿漏極側21的特征可與晶體管結構15的特征相同地配置。其他相同或相似配置 的特征包括歐姆接觸40、42。用于連通和鈍化的互連和/或其他結構也可被共享，因此，被相 同地配置。
[0040] 晶體管結構16在一個或多個方面不同于晶體管結構15以修改晶體管結構16在飽 和工作區域中的電阻。晶體管結構15在飽和工作區域中比晶體管結構16具有更低的電阻。 在圖2的示例中，通過修改總的體接觸面積和總的源極面積來實現電阻的差(和產生的每單 位面積的電流），從而修改每個晶體管結構16的有效溝道寬度。每個晶體管結構15的有效溝 道寬度大于每個晶體管結構16的有效溝道寬度。在一些情況下，與晶體管結構16相比，通過 用更小的體接觸面積配置晶體管結構15來建立晶體管結構15的更大有效溝道寬度。
[0041] 每個晶體管結構15的溝道位于源極區域30和漏極區域48之間柵極18的下方。每個 晶體管結構16的溝道位于源極區域52和漏極區域48之間柵極18的下方。在圖3和圖4中示出 示例性溝道。通過柵極18的寬度來建立每個溝道的長度。通過源極區域30的尺寸(例如，共 同長度)來建立晶體管結構15的每個溝道的有效寬度。通過源極區域52的尺寸(例如，共同 長度)來建立晶體管結構16的每個溝道的有效寬度。
[0042] -對晶體管結構16的源極側22包括交替的源極區域52和體接觸區域54。如在晶體 管結構15中，源極區域52和體接觸區域54沿器件的長度橫向交替，并被每對相鄰晶體管結 構16共享。可通過用于形成晶體管結構15的相應區域的相同摻雜物注入過程來形成源極區 域52和體接觸區域54。
[0043] 源極區域和體接觸區域的交替布置建立了每個晶體管結構15、16的有效溝道寬 度。通過經由光刻布局所配置的開口的尺寸來建立源極區域52和體接觸區域54的相對尺 寸。在圖2的示例中，通過開口56定義每個源極區域52。通過開口58定義每個體接觸區域54。 如晶體管結構15的開口 34、36,開口 56、58與柵極18重疊。結果，源極區域52和體接觸區域54 與柵極18自對準。
[0044] 開口 56、58在器件的長度維度上的尺寸建立了每個晶體管結構16的有效溝道寬 度。同樣地，開口 34、36在器件的長度維度上的尺寸建立了每個晶體管結構15的有效溝道寬 度。在圖2的示例中，開口56、58被配置為使得每個源極區域52比每個體接觸區域54在溝道 建立維度(例如，器件長度維度)上具有更小的尺寸。在這種情況下，每個源極區域52是每個 體接觸區域54的大約三分之一長。反過來說，每個體接觸區域54是每個源極區域52的大約 三倍長。因此，在每個晶體管結構16的交替布置的長度上，體接觸區域54的共同尺寸在溝道 建立維度上大于源極區域52的共同尺寸。每個源極區域52短于每個體接觸區域54的程度可 從所示出的示例改變。
[0045] 相反，晶體管結構15具有更大的有效溝道寬度。再次經由源極區域30和體接觸區 域32的相對尺寸建立有效溝道寬度。晶體管結構15比晶體管結構16具有專用于源極區域30 的更大器件長度。在圖2的示例中，源極區域30在溝道建立維度上與體接觸區域32具有相同 的尺寸。因此，源極與體接觸之比是1:1。作為比較，晶體管結構16的源極與體接觸之比是1: 3〇
[0046] 對于晶體管結構15、16,可使用其他比率。比率之一或二者可不同于所示出的示 例。例如，晶體管結構16可具有1: 2的源極與體接觸之比。備選地或附加地，晶體管結構15可 具有2:1的源極與體接觸之比。可使用比率的各種組合來優化裝置性能(例如，復合器件的 導通電阻、漏極電流和/或其他參數)以及對于特定應用的能量能力。
[0047] 可使用其他交替布置來建立不同的有效溝道寬度。在一些情況下，可在源極區域 30、52之間布置其他類型的結構。例如，可將淺溝道隔離(STI)區域并入交替布置中（例如， 對于每個源極區域52和每個體接觸區域54的一個STI區域）以減小每個晶體管結構16的有 效溝道寬度。
[0048] 可通過其他方式建立晶體管結構16在飽和工作區域中的更高電阻(和更低的每單 位面積的電流電平）。例如，晶體管結構15、16中的漏極區域的總面積或尺寸可以不同。備選 地或附加地，還可在晶體管結構中修改其他區域(例如，體區域)的摻雜物濃度水平。
[0049] 在圖2的示例中，相鄰晶體管結構15、16之間的邊界17可被視為布置在源極區域 30、52之一中。因為源極區域30、52大小相似，所以可相應地實現構成晶體管器件12、13之間 的平滑或清晰的過渡。在其他情況下，可將邊界17布置在中性區（即，非源極區域也非體接 觸區域)中，諸如STI區域。
[0050] 晶體管結構16的漏極側23可與晶體管結構15的漏極側21相同或相似。例如，還沿 每個柵極18的邊緣44布置漏極側23。在圖2的實施例中，沿漏極側21、23的晶體管結構15、16 的區域、部件和其他特征可被相同或相似地配置。以下結合圖3和圖4的示例性實施例來提 供關于漏極側23的特征的進一步細節。
[0051] 圖2示出在一些情況下晶體管結構15、16如何彼此不電隔離。由于在晶體管結構 15、16之間缺少或不存在隔離區域，晶體管結構15、16不被電隔離。在沒有任何中間隔離區 域(諸如摻雜隔離環或DTI區域)的情況下，每個晶體管結構15鄰接一個晶體管結構16。在將 STI區域并入以上描述的交替源極側布置之一或二者中的示例中，晶體管結構可仍然被視 為彼此不電隔離，這是因為晶體管結構仍然共享共同體區域。
[0052]雖然圖2解決了鄰接晶體管結構15、16之間的源極側配置的過渡，但是源極側配置 還在邊界17的其他側或接近邊界17的其他側改變。源極側配置還在邊界17的與晶體管結構 15、16的長度平行的兩側改變。在圖1的實施例中，沿那些側的邊界17標記了最后晶體管結 構16的柵極18的位置以具有配置有光暈狀(halo)區域的源極側。
[0053]圖3和圖4是沿圖2的線3-3得到的構成晶體管13 (圖1和圖2)和/或沿圖2的線4-4得 到的構成晶體管12(圖1和圖2)的晶體管結構60的示例的示意截面圖。晶體管結構60可以是 晶體管結構15(圖1和圖2)之一或者晶體管結構16(圖1和圖2)之一。在圖3和圖4所示出的截 面圖中，構成晶體管12、13的晶體管結構看上去相似，這是因為差異相反處于其他橫向維度 上，如以上結合圖2所述。
[0054]在圖3和圖4的示例中，晶體管結構60被配置為η溝道LDM0S晶體管。晶體管結構60 可被配置為RESURF晶體管結構。晶體管結構60布置在半導體襯底62(例如，圖1的襯底11)中 (和/或半導體襯底62上），反過來，半導體襯底62可包括多個外延層64。在該示例中，半導體 襯底62包括單個ρ型外延層64，其中，ρ型外延層64生長于原始襯底或支撐襯底65上。原始襯 底65可以是重摻雜的ρ型襯底。在其他情況下，原始襯底65可以是輕摻雜的。晶體管結構60 可備選地或附加地包括形成有一個或多個晶體管區域的非外延層。半導體襯底62的任何一 個層或多個層可以包括硅。
[0055] 半導體襯底62的結構、材料和其他特性可從所示出的示例改變。例如，半導體襯底 62可具有絕緣硅片（SOI)構造，在SOI構造中，在外延層64與原始襯底65之間布置一個或多 個掩埋絕緣體層。絕緣體層可以包括氧化硅。可以在半導體襯底62中包括附加的層、更少的 層或替代層。可以包括任意數量的額外半導體層和/或非半導體層。例如，可以在外延層64 與原始襯底65之間布置掩埋摻雜層。可以在生長外延層64之前對掩埋摻雜層進行摻雜。在 一些情況下，摻雜掩埋層可幫助漂移區域損耗以支持RESURF效應。因此，所公開的器件不限 于例如包括外延生長層的襯底或SOI襯底，而是可支持多種其他類型的半導體襯底，其中包 括大塊襯底(bulk substrate)。
[0056] 晶體管結構60不與復合晶體管器件10(圖1)的相鄰晶體管結構單獨隔離。掩埋絕 緣體層或其他層可用作將晶體管結構60與原始襯底65進行電隔離的下部或底部邊界。但是 這樣的層不將晶體管結構60與復合晶體管器件10的其他晶體管結構進行隔離。晶體管結構 60在僅專用于將晶體管結構60與相鄰晶體管結構進行橫向分離的半導體襯底62中不包括 外圍器件隔離層或區域或者其他器件隔離層或區域。相反，任何器件隔離層或區域(諸如隔 離阱或溝道區域(例如，DTI區域））可以橫向地和/或另外地圍繞整個復合器件10的外周。可 提供這些層或區域用作將整個復合晶體管器件1〇(圖1)與襯底62的其余部分進行電隔離或 分離的屏障。相反，構成晶體管器件12、13(圖1和圖2)既彼此不電隔離，構成晶體管器件12、 13(圖1和圖2)的各個晶體管結構也彼此不電隔離。
[0057]晶體管結構60在半導體襯底62中包括器件體或體區域66。在該示例中，體區域66 是形成于襯底62的外延層64中的p型阱。p型阱可被配置為在高電壓下工作（例如，高側工 作）。可以經由一個或多個重摻雜的P型體接觸區域67(圖3)以及在半導體襯底62中的體區 域66的p型阱中形成或處于p型阱上方的相應電極或端子(例如，圖2的歐姆接觸42)來偏置 體區域66。每個接觸區域67的摻雜濃度可處于足以建立對體區域66的歐姆接觸的水平。如 以上結合圖2所述，體接觸區域67的大小可以改變以建立有效溝道寬度。在朝圖3的圖紙內 外延伸的橫向維度上改變體接觸區域67的大小。
[0058]晶體管結構60在半導體襯底62中包括重摻雜的源極區域68(圖4)和漏極區域70。 在圖3的示例中，源極區域68和漏極區域70是外延層64的η型摻雜部分。重摻雜的η型源極區 域68布置在體區域66內、布置在體區域66上和/或另外布置在體區域66的上方。源極區域68 和漏極區域70及其部分可具有以下水平的摻雜濃度，該水平的摻雜濃度足以與源極電極或 端子和漏極電極或端子(例如，圖2的歐姆接觸40、502)建立歐姆接觸以分別偏置源極區域 68和漏極區域70。
[0059]源極區域68和漏極區域70在圖3的截面所示出的橫向維度(例如，以上參考的寬度 方向）上橫向彼此間隔開。這種間隔限定了晶體管結構60在源極區域68和漏極區域70之間 的導電路徑。因此，導電路徑可沿圖3所示出的橫向維度定向。在一些實施例中，源極區域68 和漏極區域70可具有附加或替代的橫向間隔。在該示例中，晶體管結構60與一側的相鄰晶 體管結構共享源極區域68,并與另一側相鄰的另一晶體管結構共享漏極區域70。可提供任 意數量的源極區域或漏極區域。可使用其他源極布置/漏極布置。例如，漏極區域70可不被 共享或者另外布置在相鄰晶體管結構之間。
[0060]如上所述，晶體管結構60包括與鄰接晶體管結構共享的柵極72之一。柵極72可以 是形成于半導體襯底62的表面上或上方的復合結構。柵極72布置在源極區域68和漏極區域 70之間。可以使用其他柵極布置。例如，柵極結構72可包括由接近漏極區域70的襯底62支撐 的另一結構。可經由柵極端子或其他導電互連74偏置柵極72以在工作期間控制源極區域68 和漏極區域70之間的電荷載流子的運動。柵極72包括柵極電介質76、導電層78和側壁間隔 物80,其中，導電層78位于柵極電介質76上或上方，側壁間隔物80沿著柵極電介質76和導電 層78的側壁。柵極電介質76可包括沉積在半導體襯底62的表面上或另外形成于半導體襯底 62的表面上的二氧化硅(或氧化硅）。導電層78可包括多晶硅板。柵極電介質76使導電層78 絕緣于襯底62。側壁間隔物80可包括沿柵極結構的橫向邊緣布置的電介質材料。側壁間隔 物80可覆蓋所述橫向邊緣以用作硅化物阻斷劑來防止沿半導體襯底62的表面的硅化物短 路。側壁間隔物80可提供間隔以將柵極72的導電部件與晶體管結構60的源極區域68和其他 區域進行分離。在該示例中，側壁間隔物80之一在限定源極區域68的邊緣時用于對準目的， 如圖4中所示。
[0061]柵極72的配置可以改變。例如，柵極72可包括多個導電層(例如，多晶硅板）。因此， 柵極72的部件、材料和其他特性可從所示出的示例改變。
[0062]可在半導體襯底62的表面形成多個STI區域。在該實施例中，單個STI區域82將柵 極結構18與施加于漏極區域70的高電壓隔開。STI區域82可被配置為防止或最小化到柵極 72的柵極電介質76的熱載流子注入(HCI)。利用STI區域82,晶體管結構60可被配置為場漂 移LDM0S晶體管器件。在其他實施例中，可經由其他結構提供場氧化層(或其他電介質）。在 備選實施例中，晶體管結構60被配置為有源漂移器件。
[0063]在一些實施例中，除了布置的用于將柵極72與各個漏極區域70隔開的STI區域82 之外，在器件1〇(圖1)的器件區域內在半導體襯底62中不布置其他STI區域。STI區域不用于 將晶體管結構60與相鄰晶體管結構進行隔離或分離，也不用于將晶體管結構60的各個區域 (例如，源極區域68和體接觸區域67)彼此分離。備選地，一個或多個STI區域可用于分離布 置在半導體襯底62的表面或由半導體襯底62的表面支撐的接觸區域、歐姆接觸或其他結 構。
[0064]晶體管結構60可在源極區域68和漏極區域70或接近源極區域68和漏極區域70配 置有一個或多個輕摻雜或中摻雜過渡或擴展區域(例如，η型輕摻雜漏極或NLDD區域）。在圖 4的示例中，鄰近源極區域68布置擴展區域84。擴展區域84可以是與源極區域68連接形成的 擴散區域或包括與源極區域68連接形成的擴散區域。擴展區域84在柵極72的下方橫向延 伸。擴展或過渡區域可以幫助控制表面處或接近表面的電場，包括除了接近源極區域68或 漏極區域70的區之外的區。
[0065]當柵極72被偏置時，電荷載流子(在這種情況下，電子;備選地，空穴)在一個或多 個溝道區或區域86(圖4)中累積。每個溝道區域86(或其部分)可在柵極72之下位于體區域 66中。在該示例中，空穴的累積導致溝道區域86中從ρ型體區域66到接近半導體襯底62的表 面的η型導電層或區域的電荷反轉。一旦在導電層或區域中累積了足夠量的電荷載流子，則 電荷載流子能夠通過體區域66的溝道區域86從源極區域68流向漏極區域70。溝道區域86的 長度由圖4中的距離Lch來指示。溝道區域86的寬度建立在與定義了距離Lch的維度相橫的橫 向維度上。溝道區域86的寬度通過源極區域68的寬度來建立。接著，晶體管結構60的有效溝 道寬度可通過寬度維度上的源極區域68的共同尺寸來建立。
[0066] 溝道區域86可以包括半導體襯底62中的由于施加于柵極72的偏壓而發生電荷反 轉或累積的其他區域或區。電荷載流子還可在體區域66外部或之外累積。在圖4的示例中， 電荷載流子還可在外延層64鄰近體區域66的部分88中累積。在一些情況下，部分88可被視 為器件20的累積區域90(圖4)的部分。累積區域90是晶體管結構60在柵極72下方的襯底表 面或接近襯底表面布置的漂移區域92(圖4)的一部分。在施加了柵極偏置電壓時，電荷載流 子在累積區域90中累積。溝道區域86和累積區域90可形成晶體管結構60的導電區域或導電 路徑的部分。
[0067] 導電路徑不限于發生電荷反轉或累積的區域或者經由施加于柵極72的偏置電壓 實現或增強導電的區域。導電路徑或導電區域因此不限于襯底表面處的區域或接近襯底表 面的區域。例如，導電路徑包括電荷載流子進行漂移以到達漏極區域70的漂移區域92的其 他部分。漂移區域92可將漏極區域70和溝道區域86電連接。在該示例中，漂移區域92形成有 和/或包括STI區域82下方的η型阱94。如以下所述，漂移區域92可通過用于形成η型阱94的 摻雜物注入和之后的熱退火(或其他制造工藝)來限定，其中，在熱退火期間加熱導致摻雜 物擴散從而使摻雜物分布于漏極區域70的下方。
[0068]漂移區域92(和/或η型阱94)可在柵極72的下方橫向延伸以形成器件20的累積區 域90^型阱94和/或漂移區域92可與體區域66相鄰(例如，線對線或鄰接)和/或與體區域66 間隔開。在工作期間，電荷載流子在穿過圖4的截面示圖的維度所示出的漂移區域92(和/或 η型阱94)的橫向距離(例如，長度)進行漂移之前在累積區域90中進行累積。
[0069]電荷載流子從源極區域68流向漏極區域70所沿的導電路徑穿過或包括漂移區域 92。因此，晶體管結構60的導電路徑可包括與體區域66具有不同導電率類型的額外或替代 區或區域。漂移區域92可被配置為允許電荷載流子在由施加在漏極區域70和源極區域68之 間的漏極-源極電壓所建立的電場下漂移。由此，漂移區域92在工作期間將漏極區域70電連 接到溝道區域86和源極區域68。
[0070] 在圖3的實施例中，漂移區域92被配置為場漂移區域。STI區域82布置在累積區域 90和漏極區域70之間。替代地或附加地，場隔離結構可布置在累積區域90和漏極區域70之 間。例如，場隔離結構可包括布置在襯底表面上的一個或多個場板(field plate)。
[0071] 晶體管結構60的導電路徑或導電區域可仍在襯底表面處或接近襯底表面包括其 他區域，不論η型還是p型。例如，除了延伸區域84之外，晶體管結構60的溝道區域86和/或其 他導電區域還可以包括一個或多個中間摻雜的η型過渡區域。
[0072]漂移區域92可被配置為在工作期間耗盡以根據減小表面場(RESURF)效應減小電 場的大小。漂移區域92的耗盡可導致擊穿性能的提高。在該示例中，在η型阱94與ρ型外延層 64和/或體區域66之間形成結，以建立用于減小漂移區域92中和/或漂移區域92周圍的區域 中的電場的RESURF效應。減小的電場可避免沿導電路徑的擊穿，從而增大晶體管結構60的 固有擊穿電壓(BVdss)。漂移區域92還可被配置為通過校平漂移區域92內的特定位置中的 電場來實現高擊穿電壓電平和低漏極-源極電阻(Rdson)二者。漂移區域92可沿與例如外延 層64和/或體區域66反偏置的PN結，至少部分地在工作期間，既可橫向耗盡也可縱向耗盡。 由于在源極區域68和漏極區域70之間施加了漏極電壓Vds而導致結反偏置。如在RESURF效 應中，反偏置的結可減小電場，以提高擊穿性能。在備選實施例中，晶體管結構60可被配置 為建立雙RESURF效應，在雙RESURF效應中，例如，可與漂移區域92相鄰地(例如，在漂移區域 92下方或以下)布置一個或多個額外區域以器件區域中的進一步耗盡。
[0073]電流路徑及其任何部分或區域的形狀、摻雜物濃度分布和/或其他特性可從所示 出的示例改變。例如，圖4中示出的橫向維度上的漂移區域92的摻雜物濃度分布可以改變。 漂移區域92的摻雜物濃度水平、分布和其他特性可以改變。
[0074]在一些情況下，溝道區域86和/或漂移區域92可包括多個阱或其他構成區域，以橫 跨圖4中所示的溝道區域86和/或漂移區域92的長度提供非均勻的摻雜物濃度水平。其他電 流路徑區域中的一個或多個的摻雜物濃度分布和/或水平可以備選地或附加地改變。
[0075] 按簡化形式示出以上描述的晶體管結構。例如，圖3和圖4沒有示出被配置用于源 極、漏極和柵極區域和端子的導電（例如，歐姆)接觸和其他金屬層。所述器件可具有為了便 于說明而在圖1至圖4中未示出的用于連接、隔離、鈍化和其他目的的多個其他結構或部件。 例如，所述器件可包括任意數量的額外金屬層以及布置在金屬層之間的相應鈍化層。在一 些示例中，可在原始襯底和器件區域之間布置另一P型外延層(未示出）。
[0076] 上述半導體襯底62中的半導體區域的摻雜物濃度、厚度和其他特性可以改變。在 圖3至圖5所示出的一個示例實施例中，以上參考的半導體區域可具有以下近似濃度和厚 度：
[0078]濃度和厚度可在其他實施例中不同。例如，原始襯底66的摻雜物濃度可顯著改變。
[0079] 圖5描繪出包括具有不同閾值電壓的構成晶體管器件布置的另一示例性復合晶體 管器件100。在該示例中，復合晶體管器件100包括主要外圍或外部構成晶體管器件102和多 個內部構成晶體管器件104。外圍構成器件102可結合圖1和圖2的外圍構成器件12如上所述 被配置。內部構成器件104可結合圖1和圖2的中心構成器件13如上所述被配置。內部器件 104與復合晶體管器件100的外部邊界106間隔開，并布置在不容易除去熱量的區域中。在該 實施例中，內部器件104布置在中心區域108中，以及四個區域110沿兩個橫向方向從中心區 域108向外布置。對于內部器件104,可使用其他布置。例如，可使用單個十字形的內部器件 104,來代替圖5所示的四個內部器件104。
[0080] 每個構成器件102、104可包括如上所述的多個晶體管結構。例如，晶體管結構可布 置為周期性重復的源極-柵極-漏極布置，在所述周期性重復的源極-柵極-漏極布置中，相 鄰晶體管結構共享源極區域或漏極區域。此外，源極區域可如上所述與體接觸區域橫向地 交替。構成器件102、104的晶體管結構也彼此不隔離，而是如上所述，可按端對端鄰接關系 彼此鄰接和對準。
[0081] 構成晶體管器件102、104的配置和其他特征允許較大地改變復合晶體管器件100 的布局。例如，構成晶體管器件102、104之間的不隔離允許布局改變。構成晶體管器件102、 104的大小、形狀可以改變，并且如上所述通過修改交替的源極區域和體接觸區域按多種方 式布置。
[0082] 圖6描繪出包括如上所述具有不同有效溝道寬度的構成晶體管器件的復合晶體管 器件120的另一示例性布局。在這種情況下，復合晶體管器件120具有三個構成晶體管器件 122-124。構成晶體管器件122沿復合晶體管器件120的外圍布置。構成晶體管器件124布置 在復合晶體管器件120的中心、內部區域中。構成晶體管器件123布置在構成晶體管器件122 和124之間。在該示例中，三個構成晶體管器件122-124布置在形成同心環的區域中。
[0083]三個構成晶體管器件122-124的有效溝道寬度可以隨著距復合晶體管器件120中 心的距離的增大而增大。作為布置在最內側的構成器件，構成晶體管器件124可以具有最小 的有效溝道寬度。作為布置在最外側的構成器件，構成晶體管器件122可以具有最大的有效 溝道寬度。構成晶體管器件123可具有其他兩個構成晶體管器件之間的有效溝道寬度。因 此，由構成器件122-124產生的熱量可根據距外圍的距離而變化。
[0084]圖7示出用于制造具有如上所述的改善的熱S0A的半導體器件的示例性制造方法 700。所述方法可用于制造具有多個構成晶體管器件的復合晶體管器件。在圖7的實施例中， 提供了外圍（或外部)構成器件和中心(或內部)構成器件。每個構成晶體管器件可被配置為 具有以上描述的一個或多個特征的LDM0S晶體管器件。例如，LDM0S晶體管器件可包括被配 置為減小的表面場(RESURF)晶體管結構的多個晶體管結構。利用半導體襯底、具有以上所 述η溝道示例的導電率類型的區域或層或者備選地被配置為支持P溝道器件的區域或層來 制造晶體管器件。所述方法包括一系列動作，為了便于說明僅描繪其中的顯著部分。動作的 順序可在其他實施例中改變。例如，體區域可在漂移區域之前形成，從而有效地對動作706 和708進行重新排序。制造方法不限于任何特定的摻雜機制，可包括進一步發展的摻雜技 術。
[0085]所述方法可以開始于或包括動作702,在動作702,在重摻雜的ρ型半導體襯底上生 長Ρ型外延層。襯底可以是SOI或大塊襯底。動作702可包括:在生長外延層之前形成一個或 多個器件隔離層。可經由例如離子注入在SOI襯底的掩埋絕緣體層上形成掩埋器件隔離層。 掩埋器件隔離層可橫跨復合晶體管器件的整個器件區域延伸。在一些情況下，動作702包 括:生長多個P型外延層。可生長任意數量的外延層。
[0086]在該實施例中，在動作704,在襯底的表面形成多個隔離區域。隔離區域可以是STI 區域。STI區域可包括例如場隔離區域，其中，場隔離區域限定了構成晶體管器件的每個晶 體管結構的場漂移長度。可經由任何現在已知或之后開發的工藝來形成隔離區域。例如，動 作704可包括:形成溝道，并在溝道中沉積(例如，化學氣相沉積或CVD)-種或多種材料。在 一些實施例中，溝道填充有氧化硅。可沉積其他或替代材料。在備選實施例中，在漂移區域 形成之后形成STI區域。
[0087]可以在動作704形成其他隔離區域。例如，可形成進一步的STI區域和DTI區域以限 定復合器件的外部邊界。還可使用其他類型的器件隔離區域(諸如摻雜隔離區域)來隔離復 合晶體管器件。然而，如上所述，可以不經由這種區域彼此隔離構成晶體管器件。如上所述， 構成晶體管器件的晶體管結構可在其間沒有布置任何隔離區域的情況下彼此相鄰或鄰接。 例如，晶體管結構的端部可彼此鄰接。備選地或附加地，構成晶體管器件的晶體管結構還可 沿其長度彼此相鄰。因此，一個構成器件的晶體管結構可與另一構成器件的晶體管結構共 享區域(例如，漏極區域)或部件(例如，柵極）。
[0088] 在動作706,對襯底進行摻雜以在外延層中形成阱區域。在圖7的實施例中，注入η 型摻雜物以形成構成晶體管器件的每個晶體管結構的漂移區域。注入過程可配置有掩膜， 從而如圖3和圖4所示形成阱區域。可如上所述改變每個阱區域的摻雜物濃度分布。
[0089] 在動作708,對襯底進行摻雜以形成晶體管結構的體區域。在該示例中，注入ρ型摻 雜物。注入過程可配置有掩膜，從而如圖3和圖4所示形成阱區域。體區域和漂移區域可線對 線地(line-on-line)布置或者彼此間隔開外延層的一部分。
[0090] 接著，制造工藝可包括用于形成晶體管結構的柵極的動作710總體示出的一個或 多個過程。所述過程可包括柵極電介質層和柵極導電層(例如，多晶硅層）的沉積或其他形 成。可實現其他或替代過程。可如上所述由相鄰晶體管結構共享柵極。在一些情況下，動作 710包括：在動作712形成源極擴展或過渡區域和/或漏極擴展或過渡區域（例如，NLDD區 域）。可通過在動作714形成柵極的側壁間隔物之前注入摻雜物(例如，η型摻雜物)來形成擴 展區域。摻雜物注入可被實現為傾斜注入和/或另外被配置為提供在柵極下方橫向延伸的 擴展區域。
[0091] 在動作716,形成構成晶體管器件的源極區域和漏極區域。可以在形成側壁間隔物 以將源極區域與柵極對準之后實現多次重型(heavy)注入。在上述實施例中，注入η型摻雜 物以形成源極區域和漏極區域。
[0092] 在動作718形成體接觸區域。在上述實施例中，注入ρ型摻雜物以形成體接觸區域。 源極區域和體接觸區域可如以上結合圖2所述和所示被布置為橫向交替排列。
[0093] 根據各種光刻布局建立在動作716和718形成的源極區域和體接觸區域的交替布 置。如上所述，光刻布局被配置為使得構成晶體管的晶體管結構的有效溝道寬度不同。例 如，外圍構成器件的每個晶體管結構的有效溝道寬度可大于中心構成器件的每個晶體管結 構的有效溝道寬度。用于形成源極區域的光刻布局可限定或建立每個構成器件中的源極區 域的尺寸(例如，溝道寬度建立維度）。用于形成體接觸區域的光刻布局可限定或建立每個 構成器件中的體接觸區域的尺寸(例如，溝道寬度建立維度）。例如，光刻布局可被配置為使 得在中心構成器件中每個源極區域在溝道建立維度上比每個體接觸區域具有更小的尺寸。 可如上所述改變相應溝道相關光刻布局、相應摻雜物注入過程和產生的器件區域。
[0094] 可在制造過程期間的各個點處實現附加動作。例如，多個動作可對襯底退火以重 新布置漂移區域或其他區域中的摻雜物離子并在注入過程之后修復襯底。附加動作的其他 示例包括:沉積并限定由襯底支撐的一個或多個金屬層和鈍化層。
[0095] 上述半導體器件和電子裝置通過形成復合晶體管布置而具有提高的能量能力。由 于形成了比外圍或外部構成晶體管器件具有更高閾值電壓的中心或內部構成晶體管器件， 復合器件具有改善的熱S0A。更高的閾值電壓可延遲熱故障，直到在外圍器件中發生熱擊 穿。因此，可在復合器件的難以除去熱的區域(例如，內部區域）中延遲或避免熱擊穿。通過 在內部構成晶體管器件的晶體管結構中形成光暈區域來建立更高的閾值電壓。構成晶體管 器件的晶體管結構彼此不隔離。在一些情況下，存在光暈區域是構成晶體管器件之間的唯 一差異。因此，構成晶體管器件的晶體管結構可具有相同占用空間。因此，光暈區域的面積 可限定構成晶體管器件之間的邊界。復合器件的這些方面允許在對復合器件的擊穿電壓電 平和/或導通電阻沒有任何顯著不利影響的情況下實現熱SOA的改善。因此，可避免器件面 積的整體增加。
[0096] 雖然以上結合η溝道LDM0S晶體管進行了描述，但是所公開的器件不限于任何特定 晶體管配置。例如，所公開的器件的特征的應用不限于LDM0S器件或其他功率M0S器件。所公 開的器件的一個或多個特征可應用于其他器件和/或器件配置。例如，所公開的器件可具有 不同RESURF結構，其中包括單個RESURF結構布置，雙RESURF結構布置和其他RESURF結構布 置，這些RESURF結構布置均可在本文中被稱為"RESURF晶體管"。
[0097] 為了便于描述并且沒有任何有意限制，本文中描述和示出η溝道LDM0S器件。然而， 所公開的器件不限于η溝道器件，例如，可通過替代半導體襯底和/或相反導電率類型的區 域來提供Ρ溝道器件和其他類型的器件。因此，例如，本文中所描述的示例中的每個半導體 區域、層或其他結構可具有與所提供的示例中標明的類型相反的導電率類型(例如，η型或Ρ 型)。
[0098] 雖然結合電感負載進行了描述，但是本文中所描述的半導體器件不限于任何特定 類型的負載、電路或其他應用或電子裝置。可結合多種情境使用半導體器件。半導體器件不 限于用作分立器件，而可并入多種集成電路中。
[0099] 具有布置于電介質或其他絕緣體上的導電柵電極的半導體器件可被視為M0S器 件，盡管不具有金屬柵電極和氧化物柵極絕緣體。因此，即使這種器件可能不采用金屬或氧 化物而采用導電材料(例如，金屬、合金、硅化物、摻雜半導體等）的各種組合來替代簡單金 屬和除了氧化物之外的絕緣材料(例如，氮化物、氮氧化物混合物等），也可使用術語"金屬 氧化物半導體"和縮寫"M0S"。因此，如本文中所使用的，術語"M0S"和"LDM0S"意在包括這種 變型。
[0100] 本發明的實施例由以下權利要求及其等同物限定，并且本部分不應被視為對權利 要求的限制。以上結合優選實施例討論了本發明的進一步方面和優點，并且這些進一步方 面和優點可在之后被獨立地或組合地要求保護。
[0101]盡管本公開已經描述了各種實施例，但是應理解，可在不脫離本公開的范圍的情 況下進行許多改變和修改。因此，意在將前述詳細描述視為說明性的而非限制，并且應理 解，以下權利要求(包括所有等同物)意在限定本公開的精神和范圍。
【主權項】
1. 一種器件，包括 半導體襯底； 第一構成晶體管，包括位于導半體襯底中的彼此并聯連接的多個第一晶體管結構；以 及 第二構成晶體管，包括位于半導體襯底中的彼此并聯連接的多個第二晶體管結構； 其中，第一構成晶體管和第二構成晶體管彼此相鄰地橫向布置并且彼此并聯連接； 其中，所述多個第一晶體管結構中的每個晶體管結構比所述多個第二晶體管結構中的 每個晶體管結構在飽和工作區域中具有更低的電阻。2. 根據權利要求1所述的器件，其中，所述多個第一晶體管結構中的每個晶體管結構的 有效溝道寬度大于所述多個第二晶體管結構中的每個晶體管結構的有效溝道寬度。3. 根據權利要求2所述的器件，其中，所述多個第一晶體管結構和所述多個第二晶體管 結構中的每個晶體管結構各自包括多個源極區域和多個體接觸區域，其中，所述多個體接 觸區域與所述多個源極區域沿所述器件的橫向維度交替排列地布置。4. 根據權利要求3所述的器件，其中，所述交替排列建立每個晶體管結構的有效溝道寬 度。5. 根據權利要求3所述的器件，其中，在所述多個第二晶體管結構中，所述多個源極區 域中的每個源極區域比所述多個體接觸區域中的每個體接觸區域具有更小的溝道建立維 度的尺寸。6. 根據權利要求1所述的器件，其中，所述多個第二晶體管結構被所述多個第一晶體管 結構橫向地圍繞。7. 根據權利要求1所述的器件，其中，所述多個第二晶體管結構在所述多個第一晶體管 結構內居中。8. 根據權利要求1所述的器件，其中，所述多個第一晶體管結構和所述多個第二晶體管 結構彼此不電隔離。9. 根據權利要求1所述的器件，其中，第一構成晶體管和第二構成晶體管是橫向擴散金 屬氧化物半導體(LDMOS)晶體管。10. 根據權利要求1所述的器件，其中： 所述多個第一晶體管結構和所述多個第二晶體管結構中的每個晶體管結構各自包括 體區域，在所述體區域中，在工作期間形成溝道； 所述多個第一晶體管結構和所述多個第二晶體管結構中的每個晶體管結構的溝道定 向在第一橫向方向上； 第一構成晶體管和第二構成晶體管在與第一橫向方向正交的第二橫向方向上彼此橫 向地鄰接。11. 根據權利要求1所述的器件，其中，所述多個第一晶體管結構中的相應晶體管結構 與所述多個第二晶體管結構中的相應晶體管結構對準，使得所述相應晶體管結構共享由所 述半導體襯底支撐的共柵極。12. -種器件，包括 半導體襯底； 第一構成晶體管，包括位于半導體襯底中的彼此并聯連接的多個第一晶體管結構；以 及 第二構成晶體管，包括位于半導體襯底中的彼此并聯連接的多個第二晶體管結構； 其中，第一構成晶體管和第二構成晶體管彼此相鄰地橫向布置并且彼此并聯連接； 所述多個第一晶體管結構中的每個晶體管結構的有效溝道寬度大于所述多個第二晶 體管結構中的每個晶體管結構的有效溝道寬度。13. 根據權利要求12所述的器件，其中，所述多個第一晶體管結構中的每個晶體管結構 的有效溝道寬度大于所述多個第二晶體管結構中的每個晶體管結構的有效溝道寬度。14. 根據權利要求13所述的器件，其中，所述多個第一晶體管結構和所述多個第二晶體 管結構中的每個晶體管結構包括多個源極區域和多個體接觸區域，其中，所述多個體接觸 區域與所述多個源極區域沿所述器件的橫向維度交替排列地布置。15. 根據權利要求14所述的器件，其中，所述交替排列建立每個晶體管結構的有效溝道 寬度。16. 根據權利要求14所述的器件，其中： 針對所述多個第一晶體管結構和所述多個第二晶體管結構中的每個晶體管結構，所述 交替排列建立所述多個體接觸區域在溝道建立維度上的共同尺寸以及所述多個源極區域 在溝道建立維度上的共同尺寸； 針對所述多個第二晶體管結構中的每個晶體管結構，所述多個體接觸區域的共同尺寸 大于所述多個源極區域的共同尺寸。17. 根據權利要求12所述的器件，其中，所述多個第二晶體管結構被所述多個第一晶體 管結構橫向地圍繞。18. -種在半導體襯底中制造器件的方法，所述方法包括： 分別在第一構成晶體管的多個第一晶體管結構和第二構成晶體管的多個第二晶體管 結構的半導體襯底中形成體區域，其中，第一構成晶體管和第二構成晶體管彼此相鄰，體區 域具有第一導電率類型； 在半導體襯底上形成所述多個第一晶體管結構和所述多個第二晶體管結構的柵極； 根據第一光刻布局在所述多個第一晶體管結構和所述多個第二晶體管結構的半導體 襯底中的每個體區域中形成源極區域，源極區域具有第二導電率類型；以及 根據第二光刻布局在所述多個第一晶體管結構和所述多個第二晶體管結構的半導體 襯底中的每個體區域中形成體接觸區域，體接觸區域具有第一導電率類型； 其中，第一光刻布局和第二光刻布局被配置為使得所述多個第一晶體管結構中的每個 晶體管結構的有效溝道寬度大于所述多個第二晶體管結構中的每個晶體管結構的有效溝 道寬度。19. 根據權利要求18所述的方法，其中： 第一光刻布局和第二光刻布局被配置為使得所述多個第一晶體管結構和所述多個第 二晶體管結構中的每個晶體管結構的源極區域和體接觸區域沿所述器件的橫向維度交替 排列地布置；以及 所述交替排列建立每個晶體管結構的有效溝道寬度。20. 根據權利要求18所述的方法，其中，第一光刻布局和第二光刻布局被配置為使得在 所述多個第二晶體管結構中，每個源極區域比每個體接觸區域具有更小的溝道建立維度的 尺寸。
【文檔編號】H01L27/06GK106024776SQ201610168820
【公開日】2016年10月12日
【申請日】2016年3月23日
【發明人】閔源基, 皮特·羅德里克斯, 楊紅凝, 佐江凱
【申請人】飛思卡爾半導體公司