一種功率半導體芯片背面金屬結構及其制備方法
【專利摘要】一種功率半導體芯片背面金屬結構及其制備方法，本發明屬于半導體芯片的結構和制造技術，為降低芯片背面常用的鈦/鎳/銀結構的寄生電阻，本發明提供一種寄生電阻更小的功率半導體芯片的背面金屬結構，以及該金屬結構的制造方法：所述的金屬結構自芯片背面與硅接觸的位置開始依次為：NixSiy層，所述的NixSiy的厚度為2nm?20nm，其中x:y為(1?2):(1?2)；鈦層，所述的鈦層的厚度為50nm?150nm；鎳層，所述的鎳層的厚度為100nm?300nm；銀層，所述的銀層的厚度為500nm?2000nm。本發明的有益效果在于，本發明提供的功率半導體芯片的背面金屬結構，其寄生電阻更小，有利于降低功率半導體芯片的導通損耗。
【專利說明】
一種功率半導體芯片背面金屬結構及其制備方法
技術領域
[0001]本發明屬于半導體芯片的結構和制造技術，具體地，屬一種功率半導體芯片背面金屬結構及其制備方法。
【背景技術】
[0002]功率半導體芯片如垂直雙擴散金屬氧化物半導體場效應晶體管(VDMOS)和快恢復二極管(FRD)被大量應用于開關電源、馬達驅動等電力電子系統中，為降低這一類芯片的導通損耗，芯片背面的寄生電阻需盡可能小。因此，在芯片的制造過程后段，整個晶圓會從背面被減薄到大約200um左右，之后在背面淀積金屬層，目前，功率半導體芯片業界常用的背面金屬結構是鈦/鎳/銀組合，如圖1所示，鈦(Ti)的作用是粘附層，使背金屬和硅之間保持緊密的物理接觸;鎳(Ni)的作用是阻擋層，防止封裝過程中銀擴散到硅表面;銀(Ag)的作用是導電層，在封裝時使芯片和焊料之間的連接電阻盡可能地小。上述背金屬結構可以用蒸發、濺射等方法淀積到晶圓背面，其寄生電阻的主要成分是鈦與硅之間的接觸電阻。圖2示出了鈦與硅形成接觸后的能帶結構，圖中的硅是N型重摻雜的，這是絕大部分VDMOS和FRD采用的襯底材料，如圖所示，鈦與硅之間的勢皇是一個隧穿勢皇，硅導帶(EC)中電子隧穿到鈦中的幾率取決于勢皇高度和寬度，因此勢皇的高度和寬度也就決定了鈦與硅之間接觸電阻的大小，勢皇越低/窄，接觸電阻越小。該勢皇的寬度取決于勢皇高度和硅中N型雜質(磷或砷)的濃度，通常為盡可能降低勢皇寬度，硅中N型雜質的濃度已飽和或接近飽和，不可能進一步提高；另一方面，該勢皇的高度取決于硅和鈦的功函數之差，二者接觸時，電子發生轉移直至雙方的費米能級(Ef)相同。但是，鈦的功函數取決于材料本身，是一個不能改變的量，重摻雜的N型硅的功函數也不能明顯改變。因此，目前常用的鈦/鎳/銀結構的寄生電阻存在一個最小值，且該值不能夠通過優化工藝條件而降低。
【發明內容】
[0003]為解決上述提到的問題，本發明提供一種新的芯片背面金屬結構，本發明的目的是提供一種寄生電阻更小的功率半導體芯片的背面金屬結構，以及該金屬結構的制造方法。本發明的技術方案如下:
[0004]—種功率半導體芯片背面金屬結構，所述的金屬結構自芯片背面開始依次為:NixSiy層，其中X:y為(1-2): (1-2)，x:y可以是1: 2、1:1或2:1，x:y也可以是介于1: 2?1:1之間任何值，或介于1:1?1:2之間任何值；由于硅化鎳的作用僅僅是調整勢皇高度和寬度，硅化鎳的厚度不需要太厚，大致在2nm到20nm之間即可；鈦層，所述的鈦層的厚度為50nm-150nm，硅化鎳的下方是鈦，與常規結構一樣，此處鈦的作用是增強硅化鎳和其他金屬層之間的粘附性;鎳層，所述的鎳層的厚度為100nm-300nm，鈦的下方是鎳，此處鎳的作用是防止封裝過程中銀擴散到硅表面;銀層，所述的銀層的厚度為500nm-2000nm，鎳的下方是銀，銀的作用是導電層，在封裝時使芯片和焊料之間的連接電阻盡可能地小;較之于鈦，NixSiy具有相對較低的功函數，因此，硅化鎳與硅接觸后，形成的勢皇高度相對較低，且勢皇寬度相對較窄，由于這樣的勢皇特性，硅化鎳與硅接觸得到的接觸電阻較之于常規結構更低，因此能夠使功率半導體芯片具有更低的導通損耗。
[0005]—種功率半導體芯片背面金屬結構的制備方法，包括如下步驟:
[0006]I)將晶圓減薄至指定厚度(例如200um)，除去芯片背面的硅表面的氧化層；
[0007]2)在芯片背面依次沉積四層:第一層為鎳，所述的鎳的厚度為2nm-20nm，其作用是隨后與硅反應生成硅化鎳，調整勢皇高度，因此這一層鎳的厚度不需要太厚；第二層為鈦，鈦的厚度為10nm左右，優選為50nm-150nm;第三層為鎳，第二層鎳的厚度為200nm左右，優選厚度為100nm-300nm ；第四層為銀，銀的厚度為100nm左右，優選500nm-2000nm ；沉積方法可以是蒸發、濺射或電鍍，其中，蒸發是優選的淀積方法，因為可以在設備的腔體內設置不同金屬對應的坩禍，按照順序依次蒸發所需的金屬材料，并且蒸發設備可以一次處理大量的晶圓。
[0008]3)將硅片進行高溫合金，使得第一層鎳與硅反應:將步驟I中淀積好的芯片加熱到280-800攝氏度，加熱同時通入氮氣或者氮氣與氫氣的組合，第一層鎳與硅反應5min-lh，生成NixSiyo
[0009]進一步的，步驟3為:將步驟3中淀積好的芯片加熱到400攝氏度，同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與娃的反應比例為I: I，反應5min-lh，生成NiSi。
[0010]進一步的，步驟3為:將步驟I中淀積好的芯片加熱到280攝氏度，加熱同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與硅的反應比例為2:1，反應5min-lh，生成Ni2Si0
[0011]進一步的，步驟3為:將步驟I中淀積好的芯片加熱到800攝氏度，加熱同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與硅的反應比例為1:2，反應5min-lh，生成NiSi2o
[0012]本發明的有益效果在于，本發明提供的功率半導體芯片的背面金屬結構，較之于常規的鈦/鎳/銀背金屬結構，其寄生電阻更小，有利于降低功率半導體芯片的導通損耗。
【附圖說明】
[0013]圖1為常規的功率半導體芯片的背金屬結構；
[0014]圖2為常規的功率半導體芯片的背金屬結構對應的接觸位置的能帶圖；
[0015]圖3為本發明提供的功率半導體芯片的背面金屬結構，所述的金屬結構自芯片背面與硅接觸的位置開始依次為:NixSiy層，鈦層，鎳層，銀層；
[0016]圖4為本發明提供的功率半導體芯片的背面金屬結構對應的接觸位置的能帶圖。
【具體實施方式】
[0017]實施例1
[0018]如圖3所示，本發明提供一種新的功率半導體芯片的背面金屬結構，所述的金屬結構自芯片背面(Si)開始依次為:NixSiy層(厚度為15nm)，鈦層(厚度為10nm)，鎳層(厚度為200nm)，銀層(厚度為100nm);娃化鎳(NixSiy)的作用是降低金屬與娃之間的接觸電阻，娃化鎳(NixSiy)中，鎳與娃的原子比例(x:y)可以為1:2、1:1或2:1。較之于鈦，娃化鎳具有相對較低的功函數，因此，硅化鎳與硅接觸后，形成的勢皇高度相對較低，且勢皇寬度相對較窄，如圖4所示，由于這樣的勢皇特性，硅化鎳與硅接觸得到的接觸電阻較之于常規結構更低，因此能夠使功率半導體芯片具有更低的導通損耗。由于硅化鎳的作用僅僅是調整勢皇高度和寬度，娃化鎳的厚度不需要太厚，大致在2nm到20nm之間即可;娃化鎳的下方是鈦，與常規結構一樣，此處鈦的作用是增強硅化鎳和其他金屬層之間的粘附性;鈦的下方是鎳，此處鎳的作用是防止封裝過程中銀擴散到硅表面;鎳的下方是銀，銀的作用是導電層，在封裝時使芯片和焊料之間的連接電阻盡可能地小。
[0019]實施例2
[0020]本發明還提供一種功率半導體芯片背面金屬結構的制備方法，包括如下步驟:
[0021]I)將晶圓減薄200um，除去芯片背面的硅表面的氧化層；
[0022]2)在芯片背面采用蒸發的方式依次沉積四層:第一層為鎳，所述的鎳的厚度為1nm;第二層為鈦，所述的鈦的厚度為10nm;第三層為鎳，所述的鎳的厚度為200nm;第四層為銀，所述的銀的厚度為100nm;
[0023]3)將硅片進行高溫合金，使得第一層鎳與硅反應:將步驟I中淀積好的芯片放入蒸發設備中，加熱到400攝氏度，同時通入氮氣，反應Ih，生成NiSi。
[0024]最終得到的金屬結構依次為:NiSi層，1nm左右；鈦層，所述的鈦層的厚度為10nm;鎳層，所述的鎳層的厚度為200nm;銀層，所述的銀層的厚度為100nm，經實驗驗證，在x:y=l:1的條件下，本發明所提供的背金屬結構比常規結構接觸電阻可以降低12πιΩ.mm2 ο
[0025]實施例3
[0026]本發明還提供一種功率半導體芯片背面金屬結構的制備方法，包括如下步驟:
[0027]I)將晶圓減薄至200um，除去芯片背面的硅表面的氧化層；
[0028]2)采用濺射的方法在芯片背面依次沉積四層:第一層為鎳，所述的鎳的厚度為20nm;第二層為鈦，所述的鈦的厚度為90nm;第三層為鎳，所述的鎳的厚度為210nm;第四層為銀，所述的銀的厚度為900nm;
[0029]3)將硅片進行高溫合金，使得第一層鎳與硅反應:將步驟I中淀積好的芯片于濺射系統中加熱至280攝氏度，加熱同時通入氮氣與氫氣的組合反應40min，生成Ni2Si。
[0030]最終得到的金屬結構依次為=Ni2Si層，20nm左右；鈦層，所述的鈦層的厚度為90nm ；鎳層，所述的鎳層的厚度為2 1nm ；銀層，所述的銀層的厚度為900nm，經實驗驗證，在x:y = 2:1的條件下，本發明所提供的背金屬結構比常規結構接觸電阻可以降低ΙΙπιΩ.mm2 ο
[0031 ] 實施例4
[0032]本發明還提供一種功率半導體芯片背面金屬結構的制備方法，包括如下步驟:
[0033]I)將晶圓減薄至指定厚度(例如200um)，除去芯片背面的硅表面的氧化層；
[0034]2)采用電鍍的方法在芯片背面依次沉積四層:第一層為鎳，所述的鎳的厚度為5nm;第二層為鈦，所述的鈦的厚度為IlOnm;第三層為鎳，所述的鎳的厚度為190nm;第四層為銀，所述的銀的厚度為I 10nm;
[0035]3)將硅片進行高溫合金，使得第一層鎳與硅反應:將步驟I中淀積好的芯片加熱到800攝氏度，加熱同時通入氮氣或者氮氣與氫氣反應Ih，生成NiSi2。
[0036]最終得到的金屬結構依次為:NiSi2層，5nm左右；鈦層，所述的鈦層的厚度為11Onm;鎳層，所述的鎳層的厚度為190nm ；銀層，所述的銀層的厚度為I 10nm，經實驗驗證，在x:y=l:2的條件下，本發明所提供的背金屬結構比常規結構接觸電阻可以降低ΙΟπιΩ.mm2 ο
[0037]需要說明的是，取決于合金溫度和時間，硅化鎳中x:y的值并不限于以上列舉的三種情況。例如，在350攝氏度下進行合金，生成的硅化鎳中x:y可以介于1:2和1:1之間。例如，在700攝氏度下進行合金，生成的硅化鎳中x:y可以介于1:1和1:2之間。
【主權項】
1.一種功率半導體芯片背面金屬結構，其特征在于，所述的金屬結構自芯片背面與硅接觸的位置開始依次為:NixSiy層，所述的NixSiy的厚度為2nm-20nm，其中x:y為(1-2): (1-2);鈦層，所述的鈦層的厚度為50nm-150nm;鎳層，所述的鎳層的厚度為100nm-300nm;銀層，所述的銀層的厚度為500nm-2000nmo2.—種功率半導體芯片背面金屬結構的制備方法，其特征在于，包括如下步驟: 1)除去芯片背面的硅表面的氧化層； 2)在芯片背面依次沉積四層:第一層為鎳，所述的鎳的厚度為2nm-20nm;第二層為鈦，所述的鈦的厚度為50nm-150nm;第三層為鎳，所述的鎳的厚度為100nm-300nm;第四層為銀，所述的銀的厚度為500nm-2000nm; 3)第一層鎳與硅反應:將步驟I中淀積好的芯片加熱到280-800攝氏度，同時通入氮氣或者氮氣與氫氣的組合，第一層鎳與娃反應5min-lh，生成NixSiy。3.如權利要求2所述的制備方法，其特征在于，步驟3為:將步驟I中淀積好的芯片加熱至IJ400攝氏度，同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與硅的反應比例為1:1，反應5min_lh，生成NiSi04.如權利要求2所述的制備方法，其特征在于，步驟3為:將步驟I中淀積好的芯片加熱至IJ280攝氏度，同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與硅的反應比例為2:1，反應5min_lh，生成Ni〗Si。5.如權利要求2所述的制備方法，其特征在于，步驟3為:將步驟I中淀積好的芯片加熱至IJ800攝氏度，同時通入氮氣或者氮氣與氫氣的組合，沉積的第一層鎳與硅的反應比例為1:2，反應 5min-lh，生成 NiSi2。6.如權利要求2所述的制備方法，其特征在于，步驟I)沉積方法為蒸發、濺射或電鍍。
【文檔編號】H01L21/3205GK106024761SQ201610362478
【公開日】2016年10月12日
【申請日】2016年5月26日
【發明人】伊夫蒂哈爾艾哈邁德, 舒小平, 徐遠梅
【申請人】中山港科半導體科技有限公司