一種3d集成電路結構及其制造方法

一種3d集成電路結構及其制造方法
【專利摘要】本發明公開了一種3D集成電路結構及其制造方法，3D集成電路結構包括自下而上堆疊并鍵合的第一?第三硅片襯底，第一?第三硅片襯底分別設有在垂直方向對應的第一?第三半導體器件，第一硅片襯底的上表面設有露出于第二硅片襯底邊緣之外的第一、第二對準標記，第三硅片襯底的下表面設有露出于第二硅片襯底邊緣之外并與第二對準標記對應的第三對準標記，可利用現有的工藝設備實現半導體器件之間良好的物理連接和電氣連接，提高套刻精度，且無需增加設備投資，從而可實現很好的技術和經濟效益。
【專利說明】
一種3D集成電路結構及其制造方法
技術領域
[0001]本發明涉及半導體集成電路制造技術領域，更具體地，涉及一種3D集成電路結構及其制造方法。【背景技術】
[0002]3D集成電路(3D 1C)包括半導體器件，其具有2層或者是更多層集成的有源電子元件(如垂直堆疊和連接)以形成集成電路。目前，各種形式的3D 1C技術已得到普遍應用和發展，包括管芯-管芯堆疊，管芯-晶片堆疊和晶片-晶片堆疊等多種形式。
[0003]在3D 1C中，電子元件設置于2個或者是多個襯底上，并進行封裝以形成單個的集成電路。在切成單個管芯之后或者處于晶片的形式的時候，電子元件被排列和連接在一起。 電子元件之間進行垂直連接，如通過采用穿透的硅通孔技術。然后堆疊的管芯可以被封裝， 這樣輸入輸出端口可以給3D 1C提供連接。
[0004]3D 1C技術期望可以在更小的面積內以增長的速度允許提供更多的功能。然而，3D 1C技術也面臨挑戰。每個電子元件或者是器件本身復雜的設計特性，堆疊管芯的相互作用引起了更大的設計難題，這些難題還沒有被解決。同時，堆疊的管芯之間的物理連接和電氣連接都必須精確并且穩定。
[0005]針對上述問題，通常的解決辦法就是購買專用的設備或者是進行機臺改造，從而實現對準精確。但是，半導體設備的投資大而且周期較長，對于半導體的制造和研發都存在不利的影響。
【發明內容】

[0006]本發明的目的在于克服現有技術存在的上述缺陷，提供一種3D集成電路結構及其制造方法，可利用現有的工藝設備實現半導體器件之間良好的物理連接和電氣連接，提高套刻精度。
[0007]為實現上述目的，本發明的技術方案如下:
[0008]一種3D集成電路結構，包括自下而上堆疊并鍵合的第一-第三硅片襯底，所述第一-第三硅片襯底分別設有在垂直方向對應的第一-第三半導體器件，所述第一硅片襯底的上表面設有露出于第二硅片襯底邊緣之外的第一、第二對準標記，所述第三硅片襯底的下表面設有露出于第二硅片襯底邊緣之外并與第二對準標記對應的第三對準標記;其中，所述第一、第二半導體器件之間形成物理連接或電氣連接，所述第二、第三半導體器件之間形成電氣連接。
[0009]優選地，所述第一硅片襯底的上表面具有氧化層，所述第一半導體器件位于所述第一硅片襯底的上表面，所述第二半導體器件位于所述第二硅片襯底的上表面，所述第三半導體器件位于所述第三硅片襯底的下表面。
[0010]優選地，所述第二硅片襯底的尺寸小于第一、第三硅片襯底，以使第一-第三對準標記露出。
[0011]優選地，所述第一對準標記作為第二、第一硅片襯底之間的光刻工藝對準標記，所述第二、第三對準標記作為第二、第三硅片襯底之間的鍵合工藝對準標記。
[0012]優選地，所述第一-第三半導體器件面積之間的關系為:第一半導體器件面積多第二半導體器件面積多第三半導體器件面積。
[0013]一種上述的3D集成電路結構的制造方法，包括:
[0014]步驟一:在第一硅片襯底上表面形成第一半導體器件，并在第一硅片襯底上表面邊緣位置形成第一、第二對準標記；
[0015]步驟二:在第一硅片襯底上表面生長一氧化層；
[0016]步驟三:將第二硅片襯底與第一硅片襯底進行鍵合，并進行減薄；
[0017]步驟四:對第二硅片襯底的邊緣尺寸進行減小，露出第一、第二對準標記；
[0018]步驟五:在第二硅片襯底上表面對應第一半導體器件位置形成第二半導體器件；
[0019]步驟六:在第三硅片襯底上表面對應第二半導體器件位置形成第三半導體器件， 并在第三硅片襯底上表面邊緣位置形成與第二對準標記對應的第三對準標記；
[0020]步驟七:將第三硅片襯底翻轉，并使第二、第三對準標記對齊，將第三硅片襯底與第二硅片襯底進行鍵合，形成最終的3D集成電路和芯片。
[0021]優選地，步驟三中，采用硅硅鍵合方式對第二、第一硅片襯底進行鍵合，并使第一、 第二半導體器件之間形成物理連接或電氣連接。[〇〇22]優選地，步驟七中，采用金屬鍵合方式對第三、第二硅片襯底進行鍵合，并使第三、 第二半導體器件之間形成電氣連接。
[0023]優選地，步驟四中，對第二硅片襯底的邊緣尺寸進行減小的方法包括:在第二硅片襯底上涂布一層正性光刻膠，然后采用硅片周邊曝光的方式，對第二硅片襯底周邊區域的正性光刻膠進行曝光、顯影、烘烤，隨后采用干法刻蝕的方式，將第二硅片襯底的邊緣部分刻蝕去除，刻蝕停止層是第一硅片襯底上表面的氧化層。[〇〇24]優選地，所述第三、第二半導體器件表面形成有不同的鍵合金屬。
[0025]從上述技術方案可以看出，本發明通過在將多層硅片襯底進行鍵合時，合理減小中間硅片襯底的尺寸，并在露出的上、下層硅片襯底表面的對應位置設置對準標記，可以利用現有的工藝設備實現半導體器件之間良好的物理連接和電氣連接，提高套刻精度，且無需增加設備投資，從而可實現很好的技術和經濟效益。【附圖說明】[0〇26]圖1是本發明一較佳實施例的一種3D集成電路結構不意圖；
[0027]圖2是本發明一較佳實施例的一種3D集成電路結構中對準標記位置示意圖；[〇〇28]圖3-圖10是本發明一較佳實施例的一種3D集成電路結構的制造方法工藝步驟示意圖。【具體實施方式】[〇〇29]下面結合附圖，對本發明的【具體實施方式】作進一步的詳細說明。[〇〇3〇]需要說明的是，在下述的【具體實施方式】中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便于說明，特對附圖中的結構不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。
[0031]在以下本發明的【具體實施方式】中，請參閱圖1，圖1是本發明一較佳實施例的一種 3D集成電路結構示意圖。如圖1所示，本發明的一種3D集成電路結構，包括自下而上堆疊并鍵合的第一-第三硅片襯底100、200、300。所述第一-第三硅片襯底分別設有第一-第三半導體器件101、201、301，并且，第一-第三半導體器件在垂直方向上保持位置對應。第一-第三半導體器件面積之間的關系可以按照:第一半導體器件面積多第二半導體器件面積多第三半導體器件面積來設置。
[0032]請參閱圖1。在第一硅片襯底100的上表面靠近邊緣位置設有第一、第二對準標記 102、103,其數量可以是若干個。為了使第一-第二對準標記能夠露出于第二硅片襯底200之夕卜，以便發揮其對準作用，因此，將第二硅片襯底的尺寸設計為小于第一、第三硅片襯底的尺寸。這樣，第一-第二對準標記就可以露出于第二硅片襯底邊緣之外。同時，在第三硅片襯底300的下表面也設有露出于第二硅片襯底邊緣之外、并與第二對準標記103對應的第三對準標記302。其中，所述第一對準標記102作為第二、第一硅片襯底200、100之間的光刻工藝對準標記，所述第二、第三對準標記103、302作為第二、第三硅片襯底200、300之間的鍵合工藝對準標記。
[0033]請參閱圖2,圖2是本發明一較佳實施例的一種3D集成電路結構中對準標記位置示意圖。如圖2所示，其例舉的硅片襯底100、200為圓形，光刻工藝對準標記(即第一對準標記) 102的位置可按照有一定的規律進行排布:即在圖示的水平方向上呈左右對稱分布，而在其它方向上則可呈非對稱或無序分布。第二對準標記103為第三硅片襯底和第二硅片襯底在鍵合工藝中用到的對準標記，其典型放置方法是在圖示的水平方向上呈左右對稱分布，并位于光刻工藝對準標記102—側。設于第三硅片襯底下表面的第三對準標記302位置和第一硅片襯底上表面的第二對準標記103垂直位置相同，但圖形是反向的關系。例如，可將第二對準標記103設計為凸點形式，將第三對準標記302設計為凹點形式，以便于鍵合時確認對準位置。
[0034]請繼續參閱圖1。在第一硅片襯底與第二硅片襯底之間還設有氧化層104,例如，氧化層104可以生長在所述第一硅片襯底100的上表面。氧化層例如可以是二氧化硅層。所述第一半導體器件101可位于所述第一硅片襯底100的上表面，所述第二半導體器件201可位于所述第二硅片襯底200的上表面，所述第三半導體器件301可位于所述第三硅片襯底300 的下表面。這樣，在第一-第三硅片襯底鍵合后，在所述第一、第二半導體器件之間即可形成物理連接或電氣連接，在所述第二、第三半導體器件之間可形成電氣連接。例如，當第一半導體器件為M0SFET晶體管時，第一、第二半導體器件之間可形成電氣連接;而當第一半導體器件為MEMS器件時，第一、第二半導體器件之間可形成物理連接。所述第三、第二半導體器件表面可形成有不同的鍵合金屬，例如，在第二半導體器件表面可具有鍺(Ge)等材質，在第三導體器件表面可具有鋁(A1)等材質，當第三硅片襯底與第二硅片襯底鍵合時，即可形成 Al-Ge共晶鍵合，使所述第二、第三半導體器件之間形成電氣連接。
[0035]下面通過【具體實施方式】，對本發明一種上述的3D集成電路結構的制造方法進行詳細說明。[〇〇36]請參閱圖3-圖10,圖3-圖10是本發明一較佳實施例的一種3D集成電路結構的制造方法工藝步驟示意圖。如圖3-圖10所示，本發明的一種3D集成電路結構的制造方法，包括以下步驟:
[0037]步驟一:在第一硅片襯底上表面形成第一半導體器件，并在第一硅片襯底上表面邊緣位置形成第一、第二對準標記。[〇〇38]請參閱圖3。其為提供了一個已經完成了部分工藝的第一硅片襯底(半導體晶片) 100,其制造工藝包含形成第一半導體器件101及相應的全部工藝及互聯工藝。第一硅片襯底100上還制作有半導體光刻工藝的對準標記102(即第一對準標記)，以及半導體鍵合工藝的對準標記1〇3(即第二對準標記)。其中，第一半導體器件可以為M0SFET晶體管，也可以是 MEMS器件等，對準標記102和103的位置和分布可參考圖2所示，其在水平方向呈對稱分布， 在垂直方向呈無序分布。第一硅片襯底100的厚度的特征尺寸可以是200-900M1。對準標記 102、103的位置可分布在第一娃片襯底100邊緣的l_5mm位置。上述第一娃片襯底半導體晶片的形成可參考普通半導體制造技術，這里不加詳述。[〇〇39]步驟二:在第一硅片襯底上表面生長一氧化層。
[0040]請參閱圖4。在第一硅片襯底100的上表面形成一層二氧化硅氧化層104。形成的步驟可如下:在第一硅片襯底100的上表面上生長或者淀積一層二氧化硅，可以通過熱氧生長法，也可以是化學汽相淀積法來完成。二氧化硅層的厚度可以從500埃到20000埃，典型值為 5000埃。[0041 ]步驟三:將第二硅片襯底與第一硅片襯底進行鍵合，并進行減薄。
[0042]請參閱圖5。在第一硅片襯底100的上表面鍵合一個第二硅片襯底200。所用的鍵合工藝是硅硅鍵合工藝，形成的步驟可如下:清洗第一硅片襯底100和第二硅片襯底200,然后從室溫開始逐漸加熱。隨著溫度的升高，水向二氧化硅的擴散變得顯著，而且隨溫度的升高擴散量呈指數增大。鍵合界面的空洞和間隙處的水分子可在高溫下擴散進入四周二氧化硅中，從而產生局部真空，這樣硅片會產生局部真空，進而會發生塑性形變使空洞消除。同時， 在800攝氏度左右的溫度下，二氧化硅的粘度降低，會發生粘滯流動，從而消除微間隙。在超過1000攝氏度時，臨近的原子間相互作用產生共價鍵，使鍵合得以完成。典型的加熱溫度為 1200度。[〇〇43]請參閱圖6。接下來，對第一、第二硅片襯底100、200進行減薄處理。第二硅片襯底 200的厚度的特征尺寸可以是200-900M1。最好將第一硅片襯底100和第二硅片襯底200減薄至725±10wii的典型厚度。形成的步驟如下:先采用化學機械研磨的辦法將第一硅片襯底 100的背面(下表面)減薄200mi的厚度，然后測量第一硅片襯底100和第二硅片襯底200的總厚度數據A，接著用化學機械研磨的辦法從上表面繼續減薄第二硅片襯底200的厚度，減薄的厚度B=1500wn—A。最佳地，最后減薄到使第一硅片襯底100加上第二硅片襯底200的厚度等于725±10wii的典型工業生產標準厚度。減薄之后進行清洗。
[0044]步驟四:對第二硅片襯底的邊緣尺寸進行減小，露出第一、第二對準標記。
[0045]請參閱圖7。從第二硅片襯底200上表面方向將其邊緣周圍l-5mm位置的部分去除， 使第一硅片襯底100上表面的對準標記102和對準標記103露出。同時，第一硅片襯底100上的圖形應不受影響，第一半導體器件101、對準標記102和對準標記103可被二氧化硅層104 保護。形成的步驟可如下:在第二硅片襯底200上涂一層l-20wii厚度的正性光刻膠，然后用硅片周邊曝光的方法將第二硅片襯底周邊l_5mm區域曝光，顯影，烘烤，隨后用干法刻蝕的方法將第二硅片襯底邊緣部分刻蝕掉，刻蝕停止層是第一硅片襯底100的氧化層104。第二娃片襯底周邊去除的寬度典型值是5mm。最后將光刻|父去除并清洗娃片。[〇〇46]步驟五:在第二硅片襯底上表面對應第一半導體器件位置形成第二半導體器件。 [〇〇47] 請參閱圖8。其顯示已經完成部分工藝的第二硅片襯底200和包含完成全部工藝的第一硅片襯底100半導體晶片。第二硅片襯底邊緣約5mm處的晶片已經被去除。形成步驟可如下:對準第一硅片襯底100上表面的對準標記102,利用現有集成電路制造工藝在第二硅片襯底200的上表面形成第二半導體器件201。上述半導體晶片的形成可參考普通半導體制造技術，這里不加詳述。[〇〇48]第一、第二硅片襯底鍵合后，第一、第二半導體器件之間可形成物理連接或電氣連接。例如，當第一半導體器件為M0SFET晶體管時，第一、第二半導體器件之間可形成電氣連接;而當第一半導體器件為MEMS器件時，第一、第二半導體器件之間可形成物理連接。[〇〇49]步驟六:在第三硅片襯底上表面對應第二半導體器件位置形成第三半導體器件， 并在第三硅片襯底上表面邊緣位置形成與第二對準標記對應的第三對準標記。
[0050]請參閱圖9。其提供了一個已經完成了部分工藝的第三硅片襯底半導體晶片300。 第三硅片襯底包含第三半導體器件301及相應的后道互聯工藝。第三對準標記302位置和第一硅片襯底100的第二對準標記103位置相同，其圖形是反向的關系。其形成步驟可參考普通半導體制造技術，這里不加詳述。
[0051]步驟七:將第三硅片襯底翻轉，并使第二、第三對準標記對齊，將第三硅片襯底與第二硅片襯底進行鍵合，形成最終的3D集成電路和芯片。[〇〇52]請參閱圖10。其提供了一個已經完成了全部工藝的3D集成電路晶片和芯片結構。 所述的3D集成電路晶片包含第一硅片襯底晶片100,第一半導體器件半導體芯片101，第一硅片襯底晶片100上表面和第二硅片襯底晶片200的下表面硅硅鍵合，第三硅片襯底晶片 300的上表面經翻轉后和第二硅片襯底晶片200的上表面金屬鍵合，使第三、第二半導體器件之間形成電氣連接。所述第三、第二半導體器件表面形成有不同的鍵合金屬。例如，在第二半導體器件表面可具有鍺(Ge)等材質，在第三導體器件表面可具有鋁(A1)等材質，當第三硅片襯底與第二硅片襯底鍵合時，即可形成例如Al-Ge共晶鍵合，使所述第二、第三半導體器件之間形成電氣連接。其典型的鍵合溫度是420攝氏度。[〇〇53]上述第一-第三半導體器件101、201、301水平面積之間的關系可以按照:第一半導體器件面積多第二半導體器件面積多第三半導體器件面積來制作。[〇〇54]本發明上述方法可使用現有集成電路生產線、即專用于生產大規模集成電路的標準生產線執行，其類型包括但不限于現有的集成電路生產線(包括4英寸，6英寸，8英寸，12 英寸等)。[〇〇55]上述形成的3D 1C是指3維的物理結構，3維堆疊的集成電路，其類型包括3D集成電路，微機械電子系統，單芯片系統等。[〇〇56]綜上所述，本發明通過在將多層硅片襯底進行鍵合時，合理減小中間硅片襯底的尺寸，并在露出的上、下層硅片襯底表面的對應位置設置對準標記，可以利用現有的工藝設備實現半導體器件之間良好的物理連接和電氣連接，提高套刻精度，且無需增加設備投資， 從而可實現很好的技術和經濟效益。
[0057]以上所述的僅為本發明的優選實施例，所述實施例并非用以限制本發明的專利保護范圍，因此凡是運用本發明的說明書及附圖內容所作的等同結構變化，同理均應包含在本發明的保護范圍內。
【主權項】
1.一種3D集成電路結構，其特征在于，包括自下而上堆疊并鍵合的第一-第三硅片襯 底，所述第一-第三硅片襯底分別設有在垂直方向對應的第一-第三半導體器件，所述第一 硅片襯底的上表面設有露出于第二硅片襯底邊緣之外的第一、第二對準標記，所述第三硅 片襯底的下表面設有露出于第二硅片襯底邊緣之外并與第二對準標記對應的第三對準標 記;其中，所述第一、第二半導體器件之間形成物理連接或電氣連接，所述第二、第三半導體 器件之間形成電氣連接。2.根據權利要求1所述的3D集成電路結構，其特征在于，所述第一硅片襯底的上表面具 有氧化層，所述第一半導體器件位于所述第一硅片襯底的上表面，所述第二半導體器件位 于所述第二硅片襯底的上表面，所述第三半導體器件位于所述第三硅片襯底的下表面。3.根據權利要求1所述的3D集成電路結構，其特征在于，所述第二硅片襯底的尺寸小于 第一、第三硅片襯底，以使第一-第三對準標記露出。4.根據權利要求1或3所述的3D集成電路結構，其特征在于，所述第一對準標記作為第 二、第一硅片襯底之間的光刻工藝對準標記，所述第二、第三對準標記作為第二、第三硅片 襯底之間的鍵合工藝對準標記。5.根據權利要求1所述的3D集成電路結構，其特征在于，所述第一-第三半導體器件面 積之間的關系為:第一半導體器件面積多第二半導體器件面積多第三半導體器件面積。6.—種如權利要求1所述的3D集成電路結構的制造方法，其特征在于，包括:步驟一:在第一硅片襯底上表面形成第一半導體器件，并在第一硅片襯底上表面邊緣 位置形成第一、第二對準標記；步驟二:在第一硅片襯底上表面生長一氧化層；步驟三:將第二硅片襯底與第一硅片襯底進行鍵合，并進行減薄；步驟四:對第二硅片襯底的邊緣尺寸進行減小，露出第一、第二對準標記；步驟五:在第二硅片襯底上表面對應第一半導體器件位置形成第二半導體器件；步驟六:在第三硅片襯底上表面對應第二半導體器件位置形成第三半導體器件，并在 第三硅片襯底上表面邊緣位置形成與第二對準標記對應的第三對準標記；步驟七:將第三硅片襯底翻轉，并使第二、第三對準標記對齊，將第三硅片襯底與第二 硅片襯底進行鍵合，形成最終的3D集成電路和芯片。7.根據權利要求6所述的3D集成電路結構的制造方法，其特征在于，步驟三中，采用硅 硅鍵合方式對第二、第一硅片襯底進行鍵合，并使第一、第二半導體器件之間形成物理連接 或電氣連接。8.根據權利要求6所述的3D集成電路結構的制造方法，其特征在于，步驟七中，采用金 屬鍵合方式對第三、第二硅片襯底進行鍵合，并使第三、第二半導體器件之間形成電氣連接。9.根據權利要求6所述的3D集成電路結構的制造方法，其特征在于，步驟四中，對第二 硅片襯底的邊緣尺寸進行減小的方法包括:在第二硅片襯底上涂布一層正性光刻膠，然后 采用硅片周邊曝光的方式，對第二硅片襯底周邊區域的正性光刻膠進行曝光、顯影、烘烤， 隨后采用干法刻蝕的方式，將第二硅片襯底的邊緣部分刻蝕去除，刻蝕停止層是第一硅片 襯底上表面的氧化層。10.根據權利要求8所述的3D集成電路結構的制造方法，其特征在于，所述第三、第二半導體器件表面形成有不同的鍵合金屬。
【文檔編號】H01L21/60GK106024756SQ201610319141
【公開日】2016年10月12日
【申請日】2016年5月16日
【發明人】孟鴻林, 魏芳, 朱駿, 呂煜坤, 張旭升
【申請人】上海華力微電子有限公司