一種集成電路測試結構及其測試方法
【專利摘要】本發明提供了一種集成電路測試結構，包括：第一測試結構，所述第一測試結構包括：單個MOS晶體管，所述單個MOS晶體管包括第一柵極結構以及位于第一柵極結構兩側的第一源/漏極，所述第一源/漏極具有第一通孔，所述第一通孔連接至第一測試端；第二測試結構，所述第二測試結構包括：多個MOS晶體管，所述多個MOS晶體管中的每一個均包括第二柵極結構以及位于第二柵極結構兩側的第二源/漏極，所述第二源/漏極具有第二通孔，所述第二通孔連接至第二測試端；所述多個MOS晶體管通過溝槽進行電隔離，且呈單行排列。
【專利說明】
一種集成電路測試結構及其測試方法
技術領域
[0001]本發明涉及半導體技術領域，特別涉及一種半導體測試結構及其測試方法。
【背景技術】
[0002]隨著集成電路的集成度的提高，電路中器件之間的距離也越來越小，相鄰器件之間的影響越來越大。
[0003 ] 現有技術在形成MOS晶體管(PMOS、匪OS或CMOS )的過程中會引入很多應力源，例如嵌入式源漏、應力層等，給MOS晶體管的溝道區域施加應力，從而提高MOS晶體管的溝道區域內載流子的迀移率。但是隨著相鄰器件之間的距離越來越小，相鄰器件之間的影響越來越顯著，尤其是在工藝中引入的相鄰器件的應力源對器件的電性參數的影響越來越大，造成應力鄰近效應。需要通過測試結構對不同結構的器件進行應力鄰近效應的檢測，由此提高集成電路設計的準確性和可靠性。現有技術一般通過對器件的與應力相關的電性參數進行檢測，來獲取應力鄰近效應對器件性能的影響。
[0004]現有技術中，往往需要根據實際電路結構中被測器件所處的不同位置，分別設計不同的測試結構，需要占用較多的芯片面積。
【發明內容】
[0005]基于解決上述封裝中的問題，本發明提供了一種集成電路測試結構，其特征在于，包括:
第一測試結構，所述第一測試結構包括:單個MOS晶體管，所述單個MOS晶體管包括第一柵極結構以及位于第一柵極結構兩側的第一源/漏極，所述第一源/漏極具有第一通孔，所述第一通孔連接至第一測試端；
第二測試結構，所述第二測試結構包括:多個MOS晶體管，所述多個MOS晶體管中的每一個均包括第二柵極結構以及位于第二柵極結構兩側的第二源/漏極，所述第二源/漏極具有第二通孔，所述第二通孔連接至第二測試端;所述多個MOS晶體管通過溝槽進行電隔離，且呈單行排列。
[0006]其中，所述第二測試結構的MOS晶體管的數量為兩個以上。
[0007]其中，所述第一通孔和第二通孔結構采用相同的工藝形成，具有相同的尺寸;所述第一柵極結構和第二柵極結構具有相同的寬度和高度。
[0008]其中，還包括:第三測試結構，所述第三測試結構包括:矩陣式排列的的陣列MOS晶體管，所述陣列MOS晶體管中的每一個均包括第三柵極結構以及位于第三柵極結構兩側的第三源/漏極，所述第三源/漏極具有第三通孔，所述第三通孔連接至第三測試端;所述陣列MOS晶體管通過溝槽進行電隔離，且呈單行排列。
[0009]其中，所述第三通孔采用相同的工藝同時形成，并且具有相同的尺寸。
[0010]本發明還提供了一種集成電路的測試方法，其特征在于，包括:
提供上述的集成電路測試結構； 測試所述第一測試結構中一對第一通孔的第一電性參數的數值，其中，所述第一電性參數與所述MOS晶體管本身的應力對應；
選擇第二測試結構中的一對第二通孔作為第一測試通孔，其余第二通孔作為干擾通孔，測試并獲得該測試通孔對應的MOS晶體管的第二電性參數的數值，所述第二電性參數與第一電性參數為相同的電性參數；
比較所述第一電性參數的數值和第二電性參數的數值，獲得MOS晶體管相鄰的晶體管或通孔數量對于第二電性參數的數值的影響。
[0011]其中，所述第一電性參數包括:附加電容、飽和電流或工作頻率。
[0012]其中，還包括:
選擇第二測試結構中與第一測試通孔不同位置處的第二通孔作為第二測試通孔，其余第二通孔作為干擾通孔，分別測試所述第二測試通孔對應的不同MOS晶體管的第二電性參數的數值；
比較所述不同MOS晶體管的第二電性參數的數值，獲得被測MOS晶體管的第二電性參數的數值與被測MOS晶體管相鄰的MOS晶體管和通孔數量的關系。
[0013]其中，還包括:
選擇第三測試結構中不同位置處的第三通孔作為測試通孔，分別測試并獲得所述不同位置處的第三通孔所對應的不同MOS晶體管的多個第三電性參數數值；
比較不同MOS晶體管的第三電性參數數值，獲得MOS晶體管的第三電性參數隨MOS晶體管相鄰的MOS晶體管和通孔數量變化的數值；
比較第二測試結構中的MOS晶體管的第二電性參數數值和第三測試結構中MOS晶體管的第三電性參數數值，獲得MOS晶體管的電性參數數值與相鄰的柵極結構數量的關系。
[0014]其中，對被測MOS晶體管的形成工藝和特征尺寸進行調整消除與所述MOS晶體管相鄰的干擾通孔的數量以及第三柵極結構數量對于第三電性參數數值的影響。
[0015]本發明的技術方案，通過測試并獲取第二測試結構中，不同位置處的第二通孔對應的MOS晶體管的第二電性參數的數值，與第一測試結構中MOS晶體管的第一電性參數的數值作比較，可以獲得MOS晶體管兩側的MOS晶體管和通孔數量對于第二電性參數的數值的影響。所述第二測試結構中具有多個第二通孔，通過同一第二測試結構，可以測試任一位置處的第二通孔對應的MOS晶體管的第二電性參數。不需要分別設計測試結構，可以節約測試結構占用的芯片面積。
【附圖說明】
[0016]圖1為本發明的第一測試結果的示意圖；
圖2為本發明的第二測試結構的示意圖和剖面圖；
圖3為本發明的第三測試結構的示意圖。
【具體實施方式】
[0017]本發明提供了一種集成電路測試結構，其特征在于，包括:
參見圖1，第一測試結I，所述第一測試結構包括:單個MOS晶體管，所述單個MOS晶體管包括第一柵極結構11以及位于第一柵極結構11兩側的第一源/漏極，所述第一源/漏極具有第一通孔，所述第一通孔連接至第一測試端12;
參見圖2，第二測試結構2，所述第二測試結構2包括:多個MOS晶體管，所述多個MOS晶體管中的每一個均包括第二柵極結構21以及位于第二柵極結構21兩側的第二源/漏極22，所述第二源/漏極22具有第二通孔，所述第二通孔連接至第二測試端22;所述多個MOS晶體管通過溝槽23進行電隔離，且呈單行排列。
[0018]參見圖3，第三測試結構3，所述第三測試結構3包括:矩陣式排列的的陣列MOS晶體管，所述陣列MOS晶體管中的每一個均包括第三柵極結構31以及位于第三柵極結構31兩側的第三源/漏極，所述第三源/漏極具有第三通孔，所述第三通孔連接至第三測試端32;所述陣列MOS晶體管通過溝槽33進行電隔離，且呈單行排列。
[0019]其中，所述第二測試結構2的MOS晶體管的數量為兩個以上，其形成在襯底23中，并且在襯底上具有保護層26，所述第二通孔形成于該保護層26中。
[0020]其中，所述第一通孔和第二通孔采用相同的工藝形成，具有相同的尺寸;所述第一柵極結構11和第二柵極21結構具有相同的寬度和高度，所述第一源/漏和第二源/漏也采用相同工藝具有相同的尺寸。
[0021]其中，所述第三通孔采用相同的工藝同時形成，并且具有相同的尺寸。
[0022]本發明還提供了一種集成電路的測試方法，其特征在于，包括:
提供上述的集成電路測試結構1、2、3;
測試所述第一測試結構I中一對第一通孔的第一電性參數的數值，其中，所述第一電性參數與所述MOS晶體管本身的應力對應；
選擇第二測試結構2中的一對第二通孔作為第一測試通孔，其余第二通孔作為干擾通孔，測試并獲得該測試通孔對應的MOS晶體管的第二電性參數的數值，所述第二電性參數與第一電性參數為相同的電性參數；
比較所述第一電性參數的數值和第二電性參數的數值，獲得MOS晶體管相鄰的晶體管或通孔數量對于第二電性參數的數值的影響。
[0023]其中，所述第一電性參數包括:附加電容、飽和電流或工作頻率。
[0024]其中，還包括:選擇第二測試結構中與第一測試通孔不同位置處的第二通孔作為第二測試通孔，其余第二通孔作為干擾通孔，分別測試所述第二測試通孔對應的不同MOS晶體管的第二電性參數的數值；
比較所述不同MOS晶體管的第二電性參數的數值，獲得被測MOS晶體管的第二電性參數的數值與被測MOS晶體管相鄰的MOS晶體管和通孔數量的關系。
[0025]其中，還包括:選擇第三測試結構3中不同位置處的第三通孔作為測試通孔，分別測試并獲得所述不同位置處的第三通孔所對應的不同MOS晶體管的多個第三電性參數數值；
比較不同MOS晶體管的第三電性參數數值，獲得MOS晶體管的第三電性參數隨MOS晶體管相鄰的MOS晶體管和通孔數量變化的數值；
比較第二測試結構2中的MOS晶體管的第二電性參數數值和第三測試結構3中MOS晶體管的第三電性參數數值，獲得MOS晶體管的電性參數數值與相鄰的柵極結構數量的關系。
[0026]其中，對被測MOS晶體管的形成工藝和特征尺寸進行調整消除與所述MOS晶體管相鄰的干擾通孔的數量以及第三柵極結構31數量對于第三電性參數數值的影響。
[0027]本發明的技術方案，通過測試并獲取第二測試結構中，不同位置處的第二通孔對應的MOS晶體管的第二電性參數的數值，與第一測試結構中MOS晶體管的第一電性參數的數值作比較，可以獲得MOS晶體管兩側的MOS晶體管和通孔數量對于第二電性參數的數值的影響。所述第二測試結構中具有多個第二通孔，通過同一第二測試結構，可以測試任一位置處的第二通孔對應的MOS晶體管的第二電性參數。不需要分別設計測試結構，可以節約測試結構占用的芯片面積。
[0028]最后應說明的是:顯然，上述實施例僅僅是為清楚地說明本發明所作的舉例，而并非對實施方式的限定。對于所屬領域的普通技術人員來說，在上述說明的基礎上還可以做出其它不同形式的變化或變動。這里無需也無法對所有的實施方式予以窮舉。而由此所引申出的顯而易見的變化或變動仍處于本發明的保護范圍之中。
【主權項】
1.一種集成電路測試結構，其特征在于，包括: 第一測試結構，所述第一測試結構包括:單個MOS晶體管，所述單個MOS晶體管包括第一柵極結構以及位于第一柵極結構兩側的第一源/漏極，所述第一源/漏極具有第一通孔，所述第一通孔連接至第一測試端； 第二測試結構，所述第二測試結構包括:多個MOS晶體管，所述多個MOS晶體管中的每一個均包括第二柵極結構以及位于第二柵極結構兩側的第二源/漏極，所述第二源/漏極具有第二通孔，所述第二通孔連接至第二測試端;所述多個MOS晶體管通過溝槽進行電隔離，且呈單行排列。2.根據權利要求1所述的半導體測試結構，其特征在于，所述第二測試結構的MOS晶體管的數量為兩個以上。3.根據權利要求1所述的半導體測試結構，其特征在于，所述第一通孔和第二通孔結構采用相同的工藝形成，具有相同的尺寸;所述第一柵極結構和第二柵極結構具有相同的寬度和高度。4.根據權利要求1所述的半導體測試結構，其特征在于，還包括:第三測試結構，所述第三測試結構包括:矩陣式排列的的陣列MOS晶體管，所述陣列MOS晶體管中的每一個均包括第三柵極結構以及位于第三柵極結構兩側的第三源/漏極，所述第三源/漏極具有第三通孔，所述第三通孔連接至第三測試端;所述陣列MOS晶體管通過溝槽進行電隔離，且呈單行排列。5.根據權利要求4所述的半導體測試結構，其特征在于，所述第三通孔采用相同的工藝同時形成，并且具有相同的尺寸。6.一種集成電路的測試方法，其特征在于，包括: 提供權利要求1至權利要求5任一項中所述的集成電路測試結構； 測試所述第一測試結構中一對第一通孔的第一電性參數的數值，其中，所述第一電性參數與所述MOS晶體管本身的應力對應； 選擇第二測試結構中的一對第二通孔作為第一測試通孔，其余第二通孔作為干擾通孔，測試并獲得該測試通孔對應的MOS晶體管的第二電性參數的數值，所述第二電性參數與第一電性參數為相同的電性參數； 比較所述第一電性參數的數值和第二電性參數的數值，獲得MOS晶體管相鄰的晶體管或通孔數量對于第二電性參數的數值的影響。7.根據權利要求6所述的集成電路測試結構的測試方法，其特征在于，所述第一電性參數包括:附加電容、飽和電流或工作頻率。8.根據權利要求6所述的集成電路測試結構的測試方法，其特征在于，還包括: 選擇第二測試結構中與第一測試通孔不同位置處的第二通孔作為第二測試通孔，其余第二通孔作為干擾通孔，分別測試所述第二測試通孔對應的不同MOS晶體管的第二電性參數的數值； 比較所述不同MOS晶體管的第二電性參數的數值，獲得被測MOS晶體管的第二電性參數的數值與被測MOS晶體管相鄰的MOS晶體管和通孔數量的關系。9.根據權利要求6所述的集成電路測試結構的測試方法，其特征在于，還包括: 選擇第三測試結構中不同位置處的第三通孔作為測試通孔，分別測試并獲得所述不同位置處的第三通孔所對應的不同MOS晶體管的多個第三電性參數數值； 比較不同MOS晶體管的第三電性參數數值，獲得MOS晶體管的第三電性參數隨MOS晶體管相鄰的MOS晶體管和通孔數量變化的數值； 比較第二測試結構中的MOS晶體管的第二電性參數數值和第三測試結構中MOS晶體管的第三電性參數數值，獲得MOS晶體管的電性參數數值與相鄰的柵極結構數量的關系。10.根據權利要求9所述的集成電路測試結構的測試方法，其特征在于，對被測MOS晶體管的形成工藝和特征尺寸進行調整消除與所述MOS晶體管相鄰的干擾通孔的數量以及第三柵極結構數量對于第三電性參數數值的影響。
【文檔編號】H01L23/544GK106024668SQ201610612667
【公開日】2016年10月12日
【申請日】2016年7月29日
【發明人】王漢清
【申請人】王漢清