槽柵功率器件及制作方法

槽柵功率器件及制作方法
【專利摘要】本發明揭示了一種槽柵功率器件及其制作方法。本發明提供的一種槽柵功率器件及制作方法，通過將溝槽中的所述柵極材料層具有高于第二阻止層的一部分并將這一部分氧化形成第二氧化層，且所述第二氧化層覆蓋部分第二阻止層，從而使整個槽柵結構被保護住，在現有光刻設備條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬和更大的套刻余量產品的生產，使產品的參數和可靠性滿足要求。
【專利說明】
槽柵功率器件及制作方法
技術領域
[0001] 本發明涉及半導體設備領域，特別是涉及一種槽柵功率器件及制作方法。
【背景技術】
[0002] 功率器件可分為功率1C(集成電路)器件和功率分立器件兩類，功率分立器件又包 括功率M0SFET(金屬-氧化物半導體場效應晶體管）、大功率晶體管和IGBT(絕緣柵雙極型晶 體管)等器件。早期功率器件均是基于平面工藝生產，但隨著半導體技術的發展，小尺寸、大 功率、高性能成為了主要的發展趨勢。以平面工藝M0SFET器件為例，由于其本身體內JFET (結型場效應晶體管)寄生電阻的限制，單個原胞的面積減小有限，這樣就使增加原胞密度 變得很困難，很難使平面工藝M0SFET的導通電阻(RDS0N)進一步減小。溝槽工藝由于將溝道 從水平變成垂直，消除了平面結構寄生JFET電阻的影響，使元胞尺寸大大縮小，在此基礎上 可增加原胞密度，提高單位面積芯片內溝道的總寬度，就可以使得器件在單位硅片上的溝 道寬長比增大從而使電流增大、導通電阻下降以及相關參數得到優化，實現了更小尺寸的 管芯擁有更大功率和高性能的目標，因此溝槽工藝越來越多運用于新型功率器件中。
[0003] 隨著半導體技術的發展，為了實現更低的成本優勢以及最小線寬持續變小，現有 典型的溝槽功率器件中溝槽和接觸孔的線寬變小，Pi tch (節距)寬度同時壓縮，使得接觸孔 和柵極溝槽間的間距變窄，此時如果接觸孔的線寬做不到足夠小，對偏精度就不能滿足余 量要求，進而出現對偏等工藝問題，將會直接導致器件的結構難以實現，進而導致Vth(閾值 電壓）、BVds(漏源擊穿電壓）、Rdson甚至GS短路(柵源短路)等參數異常，形成可靠性風險。
[0004] 圖1所示為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的 問題示意圖。其中，A區域代表的是接觸孔4的正常形貌，此時接觸孔4在半導體襯底1表面形 成的線寬為d 1，接觸孔4與其相鄰的溝槽5的間距分別為a 1和a2。當d 1的寬度在光刻設備的 能力范圍內時，其接觸孔4不會出現曝光不足、分辨率不佳等導致的形貌問題。當設備套刻 能力較佳的情況下，al和a2均能滿足產品設計的對偏余量范圍，|al_a2|越小越好，當al_a2 =〇時，說明對準精度最佳，套刻能力最佳。
[0005] B區域代表的是當接觸孔4的光刻線寬按設備極限能力設計但仍然不滿足預定的 線寬設計要求，最終使接觸孔4和溝槽5內的柵氧3、多晶硅2將要接觸甚至已經接觸上時的 異常形貌。此時接觸孔4在半導體襯底1表面形成的線寬為d2,接觸孔4與其相鄰的溝槽5的 間距分別為bl和b2。當bl和b2均小于產品允許的間距要求時，會出現Vth、BVds、Rdson等參 數異常，存在可靠性風險。當bl和b2已經無限小甚至為負數時候，接觸孔4已經和溝槽5內的 柵氧3、多晶硅2接觸，會出現GS短路等參數異常。這是典型的線寬偏大、設備能力不能滿足 產品更小尺寸加工的失效情況。
[0006] C區域代表的是當接觸孔4的光刻線寬滿足小線寬要求，但光刻設備套刻能力不能 滿足產品結構要求，最終使接觸孔4不在左右溝槽5的中間導致參數異常的結構形貌。此時 接觸孔4在半導體襯底1表面形成的線寬為d3,接觸孔4與其相鄰的溝槽5的間距分別為cl和 c2,其中，cl遠大于產品設計的對偏余量范圍，c2又小于產品設計的對偏余量范圍甚至接觸 孔4無限接近溝槽5內的柵氧3、多晶硅2，也容易出現Vth、BVds、Rdson甚至GS短路等參數異 常。這是典型的光刻設備線寬能力正常但套刻精度不能滿足產品更小尺寸的失效情況。如 果在C區域中，cl和c2均在產品設計的對偏范圍內則可以避免各種失效。
[0007] 因此，如何在現有光刻設備條件下實現更小線寬，保證接觸孔到槽柵結構的間距， 從而使接觸孔與溝槽套刻有足夠的余量，從而實現更小線寬的器件結構的生產，同時使產 品的參數和可靠性滿足要求，是本技術領域人員所要研究的內容。

【發明內容】

[0008] 本發明的目的在于提供一種槽柵功率器件及制作方法，保護槽柵結構，在現有光 刻設備條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬和 更大的套刻余量產品的生產，使產品的參數和可靠性滿足要求。
[0009] 為解決上述技術問題，本發明提供一種槽柵功率器件的制作方法，包括：
[0010] 提供半導體襯底；
[0011] 在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層；
[0012] 刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體襯底以形 成第一溝槽和第二溝槽；
[0013] 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層；
[0014] 在所述第一溝槽及第二溝槽中形成柵極材料層，去除第三阻止層，所述柵極材料 層具有高于所述第二阻止層的一部分；
[0015]氧化柵極材料層，使得所述柵極材料層高于所述第二阻止層的一部分產生第二氧 化層，且所述第二氧化層覆蓋部分第二阻止層；
[0016] 去除所述第二阻止層中未被第二氧化層覆蓋的部分；
[0017] 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0018] 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區；
[0019] 在所述半導體襯底上形成覆蓋介質層；
[0020] 刻蝕所述覆蓋介質層至所述半導體襯底中，形成接觸孔，所述接觸孔位于第一溝 槽兩側和第二溝槽中；以及
[0021 ]在所述接觸孔底部形成P型區。
[0022] 可選的，對于所述的槽柵功率器件的制作方法，所述第一阻止層、第二阻止層及第 三阻止層的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。
[0023] 可選的，對于所述的槽柵功率器件的制作方法，所述第一阻止層的厚度為 100A-8001所述第二阻止層的厚度為100太-2000Λ，所述第三阻止層的厚度為 100A-20000A〇
[0024] 可選的，對于所述的槽柵功率器件的制作方法，所述第一溝槽的寬度為0.05μπι-1μ m，深度為0.1μηι-10μηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。
[0025] 可選的，對于所述的槽柵功率器件的制作方法，在形成第一溝槽和第二溝槽之后， 在生長柵介電層之前，還包括：
[0026] 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層； [0027]去除所述第一氧化層。
[0028] 可選的，對于所述的槽柵功率器件的制作方法，在所述第一溝槽及第二溝槽中形 成柵極材料層之后，在去除第三阻止層之前，還包括：
[0029] 去除淀積時產生在所述第三阻止層表面上的柵極材料層，使所述柵極材料層的上 表面與所述第三阻止層的上表面齊平。
[0030] 可選的，對于所述的槽柵功率器件的制作方法，采用濕法氧化工藝形成所述第二 氧化層。
[0031] 可選的，對于所述的槽柵功率器件的制作方法，所述第二氧化層厚度為 500A-I0000A。
[0032] 可選的，對于所述的槽柵功率器件的制作方法，所述覆蓋介質層包括覆蓋所述半 導體襯底的第一介質層。
[0033] 可選的，對于所述的槽柵功率器件的制作方法，所述覆蓋介質層還包括覆蓋所述 第一介質層的第二介質層。
[0034] 可選的，對于所述的槽柵功率器件的制作方法，所述第一介質層的材料為不摻雜 的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第二介質層的材料為硼磷硅玻璃。
[0035] 可選的，對于所述的槽柵功率器件的制作方法，所述第一介質層和第二介質層皆 由化學氣相沉積工藝形成。
[0036] 可選的，對于所述的槽柵功率器件的制作方法，形成所述第二介質層的反應源氣 包括SiH4、B2H6和/或PH 3;所述第二介質層中硼的質量百分比為1~5%，磷的質量百分比為2 ~6% 〇
[0037] 可選的，對于所述的槽柵功率器件的制作方法，所述第一介質層的厚度為 100A-5000A,所述第二介質層的厚度為2000A-丨5000A。
[0038] 可選的，對于所述的槽柵功率器件的制作方法，所述接觸孔的側壁與底壁的延長 線呈8〇° -89°角，所述接觸孔的深度小于等于Ιμπι。
[0039] 可選的，對于所述的槽柵功率器件的制作方法，在所述接觸孔底部形成Ρ型區之 后，還包括：
[0040] 在所述覆蓋介質層上形成金屬層，所述金屬層填充所述接觸孔;以及 [0041 ]在所述金屬層上形成鈍化層。
[0042]本發明還提供一種槽柵功率器件，包括：
[0043]半導體襯底；
[0044]位于所述半導體襯底上的第一阻止層；
[0045] 位于所述第一阻止層上的第二阻止層；
[0046] 貫穿所述第二阻止層、第一阻止層并延伸至所述半導體襯底中的第一溝槽和第二 溝槽；
[0047] 位于所述第一溝槽和第二溝槽的側壁和底壁的柵介電層；
[0048] 位于所述第一溝槽和第二溝槽中的柵極材料層；
[0049] 位于所述第二阻止層及所述柵極材料層上的第二氧化層；
[0050] 位于所述半導體襯底中第一溝槽和第二溝槽兩側的Ρ阱；
[0051] 位于所述半導體襯底中第一溝槽和第二溝槽兩側所述Ρ阱上的Ν型區；
[0052] 位于所述半導體襯底上的覆蓋介質層；
[0053]接觸孔，所述接觸孔位于所述第一溝槽兩側貫穿所述覆蓋介質層、第一阻止層并 延伸至所述半導體襯底中，以及位于所述第二溝槽中貫穿所述覆蓋介質層、第二氧化層并 延伸至所述柵極材料層中。
[0054]可選的，對于所述的槽柵功率器件，所述第一阻止層及第二阻止層的材料為二氧 化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。
[0055] 可選的，對于所述的槽柵功率器件，所述第一阻止層的厚度為100A-800A，所述 第二阻止層的厚度為100A-2000A。
[0056] 可選的，對于所述的槽柵功率器件，所述第一溝槽的寬度為0.05μπι-1μπι，深度為 0 · ΙμL?-ΙΟμπι;所述第二溝槽的寬度為0 · 5μηι-5μηι，深度為0 · 1μηι-50μηι。
[0057] 可選的，對于所述的槽柵功率器件，所述第二氧化層的厚度為5〇〇Α-丨〇〇〇〇入。
[0058] 可選的，對于所述的槽柵功率器件，所述覆蓋介質層包括覆蓋所述半導體襯底的 第一介質層。
[0059] 可選的，對于所述的槽柵功率器件，所述覆蓋介質層還包括覆蓋所述第一介質層 的第二介質層。
[0060] 可選的，對于所述的槽柵功率器件，所述第一介質層的材料為不摻雜的二氧化硅、 氮化硅、氮氧化硅的一種或多種組合;所述第二介質層的材料為硼磷硅玻璃。
[0061] 可選的，對于所述的槽柵功率器件，所述第二介質層中硼的質量百分比為1~5%， 磷的質量百分比為2~6%。
[0062] 可選的，對于所述的槽柵功率器件，所述第一介質層的厚度為? 00Α-5000Α，所述 第二介質層的厚度為2000Α-15000Α。
[0063]可選的，對于所述的槽柵功率器件，所述接觸孔的側壁與底壁的延長線呈80°-89° 角，所述接觸孔位于所述半導體襯底中的深度小于等于?μπι。
[0064] 可選的，對于所述的槽柵功率器件，還包括：
[0065] 位于所述覆蓋介質層上的金屬層，所述金屬層填充所述接觸孔;以及 [0066]位于所述金屬層上的鈍化層。
[0067]與現有技術相比，本發明提供的一種槽柵功率器件及制作方法，通過將溝槽中的 所述柵極材料層具有高于第二阻止層的一部分并將這一部分氧化形成第二氧化層，且所述 第二氧化層覆蓋部分第二阻止層，從而使整個槽柵結構被保護住，在現有光刻設備條件下 使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬和更大的套刻余 量產品的生產，使產品的參數和可靠性滿足要求。
【附圖說明】
[0068]圖1為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的問題 示意圖；
[0069] 圖2為本發明一實施例中的槽柵功率器件制作方法的流程圖；
[0070] 圖3-11為本發明一實施例中的槽柵功率器件的制作過程中的結構示意圖。
【具體實施方式】
[0071] 下面將結合示意圖對本發明的槽柵功率器件及制作方法進行更詳細的描述，其中 表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍 然實現本發明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道， 而并不作為對本發明的限制。
[0072] 在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要 求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0073] 本發明提供一種槽柵功率器件及制作方法，所述槽柵功率器件的制作方法包括： [0074]步驟S11、提供半導體襯底；
[0075]步驟S12、在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層； [0076]步驟S13、刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體 襯底以形成第一溝槽和第二溝槽；
[0077]步驟S14、在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵 介電層；
[0078]步驟S15、在所述第一溝槽及第二溝槽中形成柵極材料層，去除第三阻止層，所述 柵極材料層具有高于所述第二阻止層的一部分；
[0079] 步驟S16、氧化柵極材料層，使得所述柵極材料層高于所述第二阻止層的一部分產 生第二氧化層，且所述第二氧化層覆蓋部分第二阻止層；
[0080] 步驟S17、去除所述第二阻止層中未被第二氧化層覆蓋的部分；
[0081 ]步驟S18、在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0082]步驟S19、在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區； [0083]步驟S20、在所述半導體襯底上形成覆蓋介質層；
[0084] 步驟S21、刻蝕所述覆蓋介質層至所述半導體襯底中，形成接觸孔，所述接觸孔位 于第一溝槽兩側和第二溝槽中；以及
[0085] 步驟S22、在所述接觸孔底部形成P型區。
[0086] 下面請結合圖2及圖3-11對本發明的槽柵功率器件及制作方法進行詳細介紹。 [0087]首先，執行步驟S11，如圖3所示，提供半導體襯底20。優選的，所述半導體襯底20可 以是硅襯底、鍺硅襯底、m-v族元素化合物襯底或本領域技術人員公知的其他半導體材料 襯底，本實施例中采用的是硅襯底。進一步的，本實施例中采用的硅襯底可以形成有M0SFET (金屬氧化物半導體場效應晶體管）、IGBT(絕緣柵場效應晶體管）、肖特基二極管等半導體 器件。所述半導體襯底20還可以根據所需產品的特性進行一定雜質量的N型和P型摻雜。 [0088]接著，執行步驟S12,繼續參考圖3所示，在所述半導體襯底20上依次形成第一阻止 層21、第二阻止層22及第三阻止層23。所述在半導體襯底20上形成的第一阻止層21、第二阻 止層22及第三阻止層23可采用氧化或淀積等手段形成。例如，所述第一阻止層21、第二阻止 層22及第三阻止層23的材料可以為二氧化硅、氮化硅、氮氧化硅、多晶硅等的一種或多種組 合。較佳的，所述第一阻止層的厚度力丨OOA-800/l所述第二阻止層的厚度為 100 A-2000A,所述第三阻止層的厚度為丨()0 A-20000A。
[0089]接著，執行步驟S13,刻蝕第三阻止層23、第二阻止層22、第一阻止層21及部分厚度 的半導體襯底20，即刻蝕所述第三阻止層23至所述半導體襯底20中以形成第一溝槽241和 第二溝槽242。請參考圖4,第一溝槽241所在區域為第一窗口區24a，第二溝槽242所在區域 為第二窗口區24b。所述第一窗口區24a指的是功率器件的原胞區，第二窗口區24b指的是功 率器件的終端區。
[0090] 在步驟S13中，通過光刻選擇性打開窗口，采用光刻膠做掩蔽，將打開的窗口區從 上往下刻蝕盡所述第三阻止層23、第二阻止層21及第一阻止層21后，再繼續深入刻蝕半導 體襯底20,以形成具有一定寬度和深度的第一溝槽241和第二溝槽242。其中，所述第一溝槽 241和第二溝槽242的布局可依據產品結構而設計，所述第一溝槽241和第二溝槽242的寬度 可根據產品結構和工藝能力來確定，深度可根據產品的耐壓等參數來確定。
[0091] 進一步的，在本實施例中，形成的第一溝槽241和第二溝槽242的寬度均在0.05μπι-5μηι之間，深度均在0 · 1μηι-50μηι之間。具體的，對于第一窗口區24a中的第一溝槽241，其寬度 L1可根據產品導通密度決定，最小線寬可大于等于設備的極限能力，L1可以為0.05μηι-1μηι; 深度hi可根據產品的耐壓等參數來確定，hi可以為0.1-10μπι。對于第二窗口區24b中的第二 溝槽242,考慮到其槽內將填充多晶硅，寬度需要滿足承載高壓、大電流的需求，因此寬度較 寬，部分結構上還需要在之后槽內填充的多晶硅上設置引線孔，因此第二溝槽242的寬度L2 較第一溝槽221要寬，L2可以為0.5μπι-5μπι;在寬度較寬的情況下，根據刻蝕負載效應，相同 的刻蝕程序對大線寬區域刻蝕深度較深，因此正常情況下h2>hl，h2可以為0.1μπι-50μπι。需 要說明的是，并不能夠簡單的依據附圖而得出第一溝槽241與第二溝槽242深度寬度一致的 結論。
[0092]較佳的，緊接著執行步驟S131，在1000°C-1200°C溫度下氧化所述半導體襯底20中 所述第一溝槽241和第二溝槽242的側壁和底壁形成第一氧化層（圖中未示出），以對所述第 一溝槽241和第二溝槽242的側壁和底壁進行修復，所述第一氧化層的厚度范圍為 ιοΑ-?οοοοΑ；
[0093] 然后執行步驟S132,去除所述第一氧化層，本實施例中，可以采用Β0Ε(緩沖氫氟 酸)腐蝕液或DHF (稀釋的氫氟酸)來去除第一氧化層；
[0094] 接著，執行步驟S14，如圖5所示，本實施例中，在所述半導體襯底20中所述第一溝 槽241和第二溝槽242的側壁和底壁上生長柵介電層25。例如，所述柵介電層25可以為柵氧， 具體的，所述柵介電層25采用摻氯氧化(即含有氯、氧的氛圍下進行氧化)形成，在溫度范圍 為1000°C-1200°C進行生長，以獲得厚度范圍為50A-5000A的柵介電層25;所述柵介電層 25的生長溫度越高質量越好，摻氯氧化可以有效減少柵介電層25中的雜質，提高柵介電層 25的質量。
[0095]然后，執行步驟S15,在所述第一溝槽241及第二溝槽242中形成柵極材料層26,去 除第三阻止層，所述柵極材料層26具有高于所述第二阻止層22的一部分。請參考圖6,例如， 所述柵極材料層26可以為摻雜多晶硅層。可以先淀積不摻雜多晶硅，后采用離子注入對不 摻雜多晶硅進行摻雜;或者，先淀積不摻雜多晶硅，后采用磷預淀積工藝對其進行摻雜;再 或者，采用邊淀積多晶硅邊摻雜的原位摻雜方式。
[0096]具體的，在本步驟S15中，待淀積完成后，還需去除淀積時產生在所述第三阻止層 表面上的柵極材料層26,并使所述第一溝槽241和第二溝槽242中的柵極材料層26與所述第 三阻止層表面齊平，這一過程可以采用具有各項同性的干法刻蝕來完成。然后采用濕法刻 蝕漂盡第三阻止層，使所述第一溝槽241和第二溝槽242中的柵極材料層26具有高于所述第 二阻止層22的一部分，其高度h3小于等于步驟S12中第三阻止層的厚度。
[0097]然后，執行步驟S16，如圖7所示，氧化柵極材料層26，使得所述柵極材料層26高于 所述第二阻止層22的一部分產生第二氧化層27,且所述第二氧化層27覆蓋部分第二阻止層 22。可以采用濕法氧化工藝，使得所述柵極材料層26高于所述第二阻止層22的一部分產生 第二氧化層27,具體的，所述濕法氧化的溫度為800°C-1000°C，所述第二氧化層27為氧化硅 層，厚度為500A-10000A。
[0098]之后，執行步驟S17，請參考圖8，去除所述第二阻止層22中未被第二氧化層27覆蓋 的部分。可以采用干法刻蝕，將步驟S16中形成的第二氧化層27未覆蓋的第二阻止層22刻 盡，露出第一阻止層21。
[0099]緊接著，執行步驟S18,請結合圖8所示，在所述半導體襯底20中第一溝槽241和第 二溝槽242兩側形成P阱28a。具體的，在所述半導體襯底20中第一溝槽241兩側和第二溝槽 242兩側進行第一次離子注入和退火，形成P阱28a，所述P阱28a的結深深度小于第一溝槽 241的深度。所述第一次離子注入和退火為采用硼(B)離子零度角注入，注入能量為60KeV-150KeV，注入劑量 lE13/cm2-lE15/cm2,退火溫度為 1000°C-1200°C。
[0100] 之后，執行步驟S19,請繼續參考圖8所示，在所述半導體襯底20中第一溝槽241和 第二溝槽242兩側所述P阱28a上形成N型區28b。具體的，可以是在所述半導體襯底20中第一 溝槽241兩側和第二溝槽242兩側進行第二次離子注入和退火，形成N型區28b，所述N型區 28b的結深深度h4為0.1μηι-0.5μηι。所述第二次離子注入和退火為采用磷(P)離子或砷(As) 離子零度角注入，注入能量為60KeV-150Kev，注入劑量lE14/cm 2-lE16/cm2，退火溫度800°C-1100°C。由步驟S18和步驟S19的注入劑量可知，形成的N型區28b的摻雜濃度大于P阱28a的 摻雜濃度，因此所述N型區28b即為N型重摻雜區。
[0101] 之后，執行步驟S20,形成覆蓋介質層。請參考圖9,具體的，在本實施例中，所述覆 蓋介質層包括覆蓋所述第一阻止層21、第二阻止層22及第二氧化層27的第一介質層29a及 覆蓋所述第一介質層29a的第二介質層29b。所述第一介質層29a的材料為不摻雜的二氧化 硅、氮化硅、氮氧化硅的一種或其組合，采用CVD等工藝形成。所述第一介質層29a的厚度可 以力10 0 A -5000 A。所述第二介質層2 9 b的材料為B P S G (硼磷硅玻璃），厚度可以為 2000人-丨5000人，|||1樣可以采用(^)工藝形成。具體的，所述第二介質層2%的反應源氣包 括SiH4、B 2H6和/或PH3等。具體的，在所述第二介質層29b中，B的質量百分比為1~5%，P的質 量百分比為2~6%。
[0102] 進一步的，也可以是所述覆蓋介質層僅為覆蓋所述半導體襯底20的第一介質層 29a〇
[0103] 進一步的，如果所述第一介質層29a采用氮化硅，可以在后續的接觸孔制作中利用 第一介質層29a、第三介質層29b及硅的選擇比不同，使溝槽區域能夠得到保護，進一步在現 有光刻設備條件下實現更小線寬和更大的套刻余量，從而實現更小線寬的器件結構的生 產。
[0104] 之后，執行步驟S21，刻蝕所述覆蓋介質層至所述半導體襯底20中，形成接觸孔30， 所述接觸孔30位于第一溝槽241兩側和第二溝槽242中。請參考圖10,刻蝕出的接觸孔30大 致為倒梯形，即上寬下窄狀，接觸孔30底部的寬度為L5,頂部開口寬度為1^4兒5〈1^4，從而實 現更小線寬的器件結構的生產中介質層的填充。其中，所述接觸孔30的側壁與底壁延長線 的夾角Θ為80°~89°，所述接觸孔30位于所述半導體襯底20中深度h5小于等于Ιμπι。在接觸 孔30形成后，在原胞區形成第三窗口區30a，在終端區形成第四窗口區30b。
[0105] 本步驟S21具體為依次刻蝕第二介質層29b，第一介質層29a及第一阻止層21后，繼 續刻蝕半導體襯底20,獲得一定深度的臺階，從而將已經摻雜成N型的半導體襯底刻蝕掉一 部分，使后續的P型注入能夠穿透N型區。
[0106] 具體的，所述第三窗口區30a中開有接觸孔30的區域為槽與槽間的源區，作為原胞 區的源端連接金屬;所述第四窗口區30b中開有接觸孔30的區域作為器件的耐壓環或柵極 (Gate-PAD)端連接金屬。
[0107] 更具體的，結合圖1、圖3和圖10,圖10中所示原胞區第二介質層29b頂部寬度為L3， 其寬度大于圖3中第一溝槽241的寬度L1，可以使第一溝槽241的頂部受到介質層的保護，不 容易產生GS漏電等問題。
[0108] 更具體的，圖10中所示原胞區中接觸孔30頂部開口寬度為L4,通常這個寬度代表 著接觸孔30在現有光刻能力下的極限寬度。
[0109] 然后，執行步驟S22,請繼續參考圖10,在所述接觸孔30底部形成P型區30c。具體 的，進行第三次離子注入和退火，形成所述P型區30c。所述第三次離子注入為采用零度角注 入Bl 1或BF2，可以先注入Bl 1再注入BF2，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2;采用爐管或快速退火在500°C_1000°C下進行退火。由步驟S18和步驟S22的注入 劑量可知，形成的P型區30c的摻雜濃度大于P阱28a的摻雜濃度，因此所述P型區30c即為P型 重摻雜區。
[0110]然后，執行步驟S23,請參考圖11，在所述第二介質層29b上形成金屬層31，所述金 屬層31填充所述接觸孔。具體的，所述金屬層31的材料可以為鈦(Ti)、氮化鈦(TiN)、硅化鈦 (1131)、鎢(1)、鋁以1)、硅化鋁以131)、銅硅鋁合金以131〇1)、銅(〇1)或鎳(附）等金屬或金 屬的化合物，其厚度可以為1μπι-8μηι。在金屬層31形成后，執行一步刻蝕工藝，例如采用干法 刻蝕，獲得原胞區的第五窗口區31a和終端區的第六窗口區31b。
[0111] 進一步的，還可以根據產品的需要增加鈍化層保護，完成器件正面結構的加工，并 經過減薄、背金、劃片等一系列后道工藝完成最終的器件結構。
[0112] 結合圖3-圖11可見，本實施例獲得的槽柵功率器件，包括：
[0113] 半導體襯底20;
[0114] 位于所述半導體襯底20上的第一阻止層21;
[0115] 位于所述第一阻止層21上的第二阻止層22;較佳的，所述第一阻止層21的厚度為 1〇〇Α-8:0〇Α，所述第二阻止層22的厚度為100A-2000A,所述第一阻止層21及第二阻止層 22的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合；
[0116] 貫穿所述第二阻止層22、第一阻止層21并延伸至所述半導體襯底20中的第一溝槽 241和第二溝槽242,較佳的，所述第一溝槽241的寬度為0·05μηι-1μηι，深度為0·1μηι-10μηι ;所 述第二溝槽242的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι;
[0117] 位于所述半導體襯底20中所述第一溝槽241和第二溝槽242的側壁和底壁上的柵 介電層25;所述柵介電層25的厚度為50Α-5000Α;
[0118] 位于所述第一溝槽241和第二溝槽242中的柵極材料層26;
[0119] 位于所述第二阻止層22及所述柵極材料層26上的第二氧化層27,較佳的，所述第 二氧化層厚度為500A-丨OOOOA;
[0120] 位于所述半導體襯底20中第一溝槽241和第二溝槽242兩側的P阱28a;
[0121] 位于所述半導體襯底20中第一溝槽241和第二溝槽242兩側所述P阱28a上的N型區 28b;所述N型區28b的結深深度小于所述P阱28a的深度，例如，所述N型區28b的結深深度為 0.1μπι-〇. 5μπι；
[0122] 位于所述半導體襯底20上的覆蓋介質層，所述覆蓋介質層包括覆蓋所述第一阻止 層21、第二阻止層22及第二氧化層27的第一介質層29a及覆蓋所述第一介質層29a的第二介 質層29b;所述第一介質層29a的材料為不摻雜的二氧化硅、氮化硅、氮氧化硅的一種或其組 合，所述第二介質層29b的材料為硼磷硅玻璃，所述第二介質層29b中硼的質量百分比為1~ 5 %，磷的質量百分比為2~6 %，較佳的，所述第一介質層29a的厚度為丨〇〇A-5000A，所述 第二介質層29b的厚度為2000人-15000A，當然，所述覆蓋介質層也可以僅是第二介質層 29a ；
[0123] 接觸孔30,所述接觸孔30位于所述第一溝槽241兩側貫穿所述覆蓋介質層、第一阻 止層21并延伸至所述半導體襯底20中，以及位于所述第二溝槽242中貫穿所述覆蓋介質層、 第二氧化層27并延伸至所述柵極材料層26中，較佳的，所述接觸孔30的側壁與底壁的延長 線呈 8〇°-89°角，所述接觸孔30位于所述半導體襯底20中的深度小于等于Ιμπι;
[0124] 位于所述接觸孔30底部的Ρ型區30c;
[0125] 位于所述覆蓋介質層上的金屬層31，所述金屬層31填充所述接觸孔30;較佳的，所 述金屬層31的材料為鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(A1)、硅化鋁(AlSi)、 銅硅鋁合金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或金屬的化合物；以及
[0126] 位于所述金屬層31上的鈍化層。
[0127] 由此，本發明提供的一種槽柵功率器件及制作方法，通過提供半導體襯底;在所述 半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層;刻蝕所述第三阻止層、第二 阻止層、第一阻止層以及部分厚度的半導體襯底以形成第一溝槽和第二溝槽;在所述半導 體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層;在所述第一溝槽及第二 溝槽中形成柵極材料層，去除第三阻止層，所述柵極材料層具有高于所述第二阻止層的一 部分;氧化柵極材料層，使得所述柵極材料層高于所述第二阻止層的一部分產生第二氧化 層，且所述第二氧化層覆蓋部分第二阻止層;去除所述第二阻止層中未被第二氧化層覆蓋 的部分;在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱;在所述半導體襯底中第一 溝槽和第二溝槽兩側所述P阱上形成N型區；在所述半導體襯底上形成覆蓋介質層;刻蝕所 述覆蓋介質層至所述半導體襯底中，形成接觸孔，所述接觸孔位于第一溝槽兩側和第二溝 槽中；以及在所述接觸孔底部形成P型區。從而使整個槽柵結構被保護住，在現有光刻設備 條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬和更大的 套刻余量產品的生產，使產品的參數和可靠性滿足要求。
[0128] 需要說明的是，本發明的槽柵功率器件結構及制作方法可以運用在包括但不限于 CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產品中。
[0129] 顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精 神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍 之內，則本發明也意圖包含這些改動和變型在內。
【主權項】
1. 一種槽柵功率器件的制作方法，包括： 提供半導體襯底； 在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層； 刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體襯底以形成第 一溝槽和第二溝槽； 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層； 在所述第一溝槽及第二溝槽中形成柵極材料層，去除第三阻止層，所述柵極材料層具 有高于所述第二阻止層的一部分； 氧化柵極材料層，使得所述柵極材料層高于所述第二阻止層的一部分產生第二氧化 層，且所述第二氧化層覆蓋部分第二阻止層； 去除所述第二阻止層中未被第二氧化層覆蓋的部分； 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱； 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區； 在所述半導體襯底上形成覆蓋介質層； 刻蝕所述覆蓋介質層至所述半導體襯底中，形成接觸孔，所述接觸孔位于第一溝槽兩 側和第二溝槽中；以及 在所述接觸孔底部形成P型區。2. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，所述第一阻止層、第二 阻止層及第三阻止層的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。3. 如權利要求1或2所述的槽柵功率器件的制作方法，其特征在于，所述第一阻止層的 度力丨00A-800A,所述第二阻止層的厚度為100A-2M0A，所述第三阻止層的厚度為 iooA-2〇oooA。4. 如權利要求3所述的槽柵功率器件的制作方法，其特征在于，所述第一溝槽的寬度為 O · 05μηι-1μηι，深度為O · ΙμL?-ΙΟμπι;所述第二溝槽的寬度為O · 5μηι-5μηι，深度為O · 1μηι-50μηι。5. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，在形成第一溝槽和第二 溝槽之后，在生長柵介電層之前，還包括： 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層； 去除所述第一氧化層。6. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，在所述第一溝槽及第二 溝槽中形成柵極材料層之后，在去除第三阻止層之前，還包括： 去除淀積時產生在所述第三阻止層表面上的柵極材料層，使所述柵極材料層的上表面 與所述第三阻止層的上表面齊平。7. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，采用濕法氧化工藝形成 所述第二氧化層。8. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，所述第二氧化層厚度為 500Α-1000 OA09. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，所述覆蓋介質層包括覆 蓋所述半導體襯底的第一介質層。10. 如權利要求9所述的槽柵功率器件的制作方法，其特征在于，所述覆蓋介質層還包 括覆蓋所述第一介質層的第二介質層。11. 如權利要求10所述的槽柵功率器件的制作方法，其特征在于，所述第一介質層的材 料為不摻雜的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第二介質層的材料為硼 磷硅玻璃。12. 如權利要求10所述的槽柵功率器件的制作方法，其特征在于，所述第一介質層和第 二介質層皆由化學氣相沉積工藝形成。13. 如權利要求12所述的槽柵功率器件的制作方法，其特征在于，形成所述第二介質層 的反應源氣包括SiH4J 2H6和/或PH3;所述第二介質層中硼的質量百分比為1~5%，磷的質 量百分比為2~6%。14. 如權利要求10所述的槽柵功率器件的制作方法，其特征在于，所述第一介質層的厚 度為ΚΜ)Λ-5:00〇Α，所述第二介質層的厚度為20_又-1500〇115. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，所述接觸孔的側壁與 底壁的延長線呈80° -89°角，所述接觸孔的深度小于等于ιμπι。16. 如權利要求1所述的槽柵功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區之后，還包括： 在所述覆蓋介質層上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。17. -種槽柵功率器件，包括： 半導體襯底； 位于所述半導體襯底上的第一阻止層； 位于所述第一阻止層上的第二阻止層； 貫穿所述第二阻止層、第一阻止層并延伸至所述半導體襯底中的第一溝槽和第二溝 槽； 位于所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁的柵介電層； 位于所述第一溝槽和第二溝槽中的柵極材料層； 位于所述第二阻止層及所述柵極材料層上的第二氧化層； 位于所述半導體襯底中第一溝槽和第二溝槽兩側的P阱； 位于所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上的N型區； 位于所述半導體襯底上的覆蓋介質層； 接觸孔，所述接觸孔位于所述第一溝槽兩側貫穿所述覆蓋介質層、第一阻止層并延伸 至所述半導體襯底中，以及位于所述第二溝槽中貫穿所述覆蓋介質層、第二氧化層并延伸 至所述柵極材料層中； 位于所述接觸孔底部的P型區。18. 如權利要求17所述的槽柵功率器件，其特征在于，所述第一阻止層及第二阻止層的 材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。19. 如權利要求17或18所述的槽柵功率器件，其特征在于，所述第一阻止層的厚度為 100Α-800人，所述第二阻止層的厚度為100Α-2000Α。20. 如權利要求17所述的槽柵功率器件，其特征在于，所述第一溝槽的寬度為0.05μπι-1 Mi，深度為O. Ιμηι-ΙΟμηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。21. 如權利要求17所述的槽柵功率器件，其特征在于，所述第二氧化層的厚度為 500A-10000A。22. 如權利要求17所述的槽柵功率器件，其特征在于，所述覆蓋介質層包括覆蓋所述半 導體襯底的第一介質層。23. 如權利要求22所述的槽柵功率器件，其特征在于，所述覆蓋介質層還包括覆蓋所述 第一介質層的第二介質層。24. 如權利要求23所述的槽柵功率器件，其特征在于，所述第一介質層的材料為不摻雜 的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第二介質層的材料為硼磷硅玻璃。25. 如權利要求24所述的槽柵功率器件，其特征在于，所述第二介質層中硼的質量百分 比為1~5%，磷的質量百分比為2~6%。26. 如權利要求23所述的槽柵功率器件，其特征在于，所述第一介質層的厚度為 丨00 Α-5000Α,所述第二介質層的厚度為2000.Α-15000.Α。27. 如權利要求17所述的槽柵功率器件，其特征在于，所述接觸孔的側壁與底壁的延長 線呈80° -89°角，所述接觸孔位于所述半導體襯底中的深度小于等于Ιμπι。28. 如權利要求17所述的槽柵功率器件，其特征在于，還包括： 位于所述覆蓋介質層上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L29/423GK106024636SQ201610551898
【公開日】2016年10月12日
【申請日】2016年7月12日
【發明人】楊彥濤, 聞永祥, 陳文偉, 陳琛, 彭博威
【申請人】杭州士蘭集成電路有限公司