屏蔽柵功率mosfet的制造方法
【專利摘要】本發明公開了一種屏蔽柵功率MOSFET的制造方法，各原胞的柵極結構形成步驟為：在硅襯底表面形成硬質掩模層并光刻刻蝕形成溝槽；在溝槽的底部形成第一氧化硅層和屏蔽多晶硅；在屏蔽多晶硅表面和第一氧化硅層頂部的溝槽側面形成第二氮化硅層；進行氮化硅回刻將屏蔽多晶硅表面露出；進行硅局部場氧化工藝在屏蔽多晶硅表面形成多晶硅間隔離氧化硅，去除硬質掩模層和第二氮化硅層；形成柵介質層和多晶硅柵。本發明能縮小器件的單元結構尺寸并能得到薄柵介質層，從而能降低器件的導通壓降，實現低壓應用。
【專利說明】
屏蔽柵功率MOSFET的制造方法
技術領域
[0001] 本發明涉及一種半導體集成電路制造方法，特別是涉及一種屏蔽柵(Shield Gate Trench，SGT)功率MOSFET的制造方法的溝槽柵功率器件的制造方法。
【背景技術】
[0002] 屏蔽柵功率MOSFET需要在溝槽柵的底部形成屏蔽柵，屏蔽柵和溝槽柵一般都采用 多晶硅組成，在屏蔽柵和溝槽柵之間需要通過多晶硅間隔離氧化硅進行隔離。現有方法中， 多晶硅間隔離氧化硅有兩種形成方法，第一種是通過在屏蔽柵形成后，采用高密度等離子 體化學氣相淀積(HDP CVD)工藝淀積氧化硅來填充屏蔽柵頂部的溝槽，之后對氧化硅進行 回刻形成多晶硅間隔離氧化硅;第二種方法是通過采用熱氧化工藝的方法形成多晶硅間隔 離氧化硅，該多晶硅間隔離氧化硅和位于頂部溝槽側面的柵氧化層采用熱氧化工藝同時形 成。
[0003] 如圖1所示，是現有第一種方法形成的屏蔽柵功率MOSFET的結構示意圖；以N型器 件為例，在N型半導體襯底如娃襯底101的表面形成有N型外延層102,柵極區域的N型外延層 102中形成有溝槽，溝槽的頂部形成有由多晶硅組成的屏蔽柵即屏蔽多晶硅104，屏蔽柵104 和溝槽側面之間隔離有介質層如氧化硅層103。在形成屏蔽柵104之后形成采用HDP CVD工 藝形成氧化硅、對氧化硅進行致密化以及進行化學機械研磨（CMP)和濕法回刻形成多晶硅 間隔離氧化硅l〇5a;之后形成柵介質層如柵氧化層106以及填充多晶硅并回刻在溝槽的頂 部形成溝槽柵即多晶硅柵107。之后還包括P型阱108，N+區組成的源區109,層間膜110,接觸 孔111，阱區接觸區112,正面金屬層113的形成步驟，最后對正面金屬層113進行圖形化形成 源極和柵極。
[0004] 現有第一種工藝方法的優點是多晶硅間隔離氧化硅105a的厚度可以通過濕法回 刻時間精確控制，工藝窗口較大。缺點是HDP CVD的填充對溝槽深寬比有要求，導致器件單 元的步進即原胞尺寸(cell pitch)比較大，限制了其在低壓M0S管上的應用。一般器件的導 通區由多個單元結構排列形成，單元結構包括一個溝槽和溝槽之間的間隔，一個單元的尺 寸即p i tch為溝槽的寬度和溝槽的間距和。
[0005] 如圖2所示，是現有第二種方法形成的屏蔽柵功率MOSFET的結構示意圖；和現有第 一種方法的區別之處僅為多晶硅間隔離氧化硅的形成工藝不同，在現有第二種方法中：在 屏蔽柵104形成之后，通過熱氧化工藝同時形成多晶硅間隔離氧化硅105b和柵氧化層106， 多晶硅間隔離氧化硅105b是通過對屏蔽柵104的頂部多晶硅氧化形成，柵氧化層106是對溝 槽側面的硅氧化形成。第二種工藝方法步驟簡單，通過一次氧化在生長柵氧的同時在多晶 硅上形成隔離氧化硅。但多晶硅上生長的熱氧化硅質量比較差，必須通過增加柵氧化硅的 厚度來獲得足夠厚的隔離氧化硅;這會影響器件的閾值電壓(VT)和非嵌位感性負載開關過 程(unclamped inductive switching,UIS)能力。
【發明內容】
[0006] 本發明所要解決的技術問題是提供一種屏蔽柵功率M0SFET的制造方法，能縮小器 件的單元結構尺寸并能得到薄柵介質層，從而能降低器件的導通壓降，實現低壓應用。
[0007] 為解決上述技術問題，本發明提供的屏蔽柵功率M0SFET的制造方法中屏蔽柵功率 M0SFET的導通區由多個原胞周期性排列組成，各所述原胞的柵極結構采用如下步驟形成：
[0008] 步驟一、提供一硅襯底，在所述硅襯底表面形成硬質掩模層，所述硬質掩模層包括 第一氮化硅層且所述硬質掩模層通過所述第一氮化硅層和所述硅襯底表面接觸。
[0009]通過光刻工藝形成的光刻膠圖形定義溝槽的形成區域并依次對所述硬質掩模層 和所述硅襯底進行刻蝕形成溝槽。
[0010]步驟二、在所述溝槽的底部形成由第一多晶硅層組成的屏蔽多晶硅，所述屏蔽多 晶硅和所述溝槽側面和底部表面之間隔離有第一氧化硅層，所述第一氧化硅層的表面和所 述屏蔽多晶硅的表面相平。
[0011] 步驟三、進行氮化硅沉積在所述屏蔽多晶硅表面和所述第一氧化硅層頂部的溝槽 側面形成第二氮化硅層。
[0012] 步驟四、進行氮化硅回刻將所述屏蔽多晶硅表面的所述第二氮化硅層去除。
[0013] 步驟五、進行硅局部場氧化(L0C0S)工藝在所述屏蔽多晶硅表面形成多晶硅間隔 離氧化硅，所述硅局部場氧化工藝區域由所述硬質掩模層的第一氮化硅層和所述第二氮化 硅層自對準定義;之后，去除所述硬質掩模層和所述第二氮化硅層。
[0014] 步驟六、在形成有所述多晶硅間隔離氧化硅的所述溝槽頂部形成柵介質層和多晶 硅柵，所述柵介質層形成于所述溝槽頂部的側面，所述多晶硅柵將所述溝槽頂部完全填充。
[0015] 進一步的改進是，步驟一中在所述娃襯底表面形成有娃外延層，所述溝槽形成于 所述娃外延層中。
[0016] 進一步的改進是，步驟一中所述硬質掩模層還包括形成于所述第一氮化硅層表面 的第二氧化硅層。
[0017] 進一步的改進是，步驟二包括如下分步驟：
[0018] 在所述溝槽的側面和底部表面形成第一氧化硅層。
[0019] 淀積第一多晶硅層將形成有所述第一氧化硅層的所述溝槽完全填充，所述第一多 晶硅層還延伸到所述溝槽外部。
[0020] 進行多晶硅回刻，該多晶硅回刻后的所述第一多晶硅層位于所述溝槽底部并組成 所述屏蔽多晶硅。
[0021] 進行氧化硅回刻，該氧化硅回刻后所述第一氧化硅層位于所述溝槽底部并實現所 述屏蔽多晶硅和所述溝槽側面和底部表面之間隔離。
[0022] 進一步的改進是，步驟六包括如下分步驟：
[0023] 在形成有所述多晶硅間隔離氧化硅的所述溝槽頂部的側面形成所述柵介質層，所 述柵介質層還延伸到所述溝槽外部。
[0024] 在形成有所述柵介質層的所述溝槽頂部填充第二多晶硅層，所述第二多晶硅層還 延伸到所述溝槽外部的所述柵介質層表面。
[0025] 進行多晶硅回刻，該多晶硅回刻后的所述第二多晶硅層填充所述溝槽頂部并組成 所述多晶硅柵。
[0026] 進一步的改進是，所述柵介質層為柵氧化硅層。
[0027] 進一步的改進是，采用熱氧化工藝形成所述柵介質層。
[0028] 進一步的改進是，步驟六之后，還包括如下步驟：
[0029] 步驟七、進行離子注入和熱退火推進工藝在所述硅襯底中形成第二導電類型的阱 區，所述多晶硅柵從側面覆蓋所述阱區且被所述多晶硅柵側面覆蓋的所述阱區表面用于形 成溝道。
[0030] 步驟八、進行第一導電類型重摻雜的源注入在所述阱區表面形成源區。
[0031]步驟九、在所述硅襯底正面形成層間膜、接觸孔和正面金屬層，對所述正面金屬層 進行光刻刻蝕形成源極和柵極，所述源極通過接觸孔和所述源區以及所述屏蔽多晶硅接 觸，所述柵極通過接觸孔和所述多晶硅柵接觸。
[0032] 步驟十、對所述硅襯底背面進行減薄并形成第一導電類型的重摻雜的漏區，在所 述漏區的背面形成背面金屬層作為漏極。
[0033] 進一步的改進是，步驟九中所述接觸孔的開口形成后、金屬填充前，還包括在和所 述源區相接觸的接觸孔的底部進行第二導電類型的重摻雜注入形成阱區接觸區的步驟。
[0034] 進一步的改進是，在所述導通區外側形成有屏蔽多晶硅引出區，所述屏蔽多晶硅 引出區中的溝槽和所述導通區中的溝槽同時形成，且所述導通區中的各所述原胞的深溝槽 和所述屏蔽多晶硅引出區的深溝槽相連通。
[0035] 步驟二中在所述導通區中形成位于所述溝槽的底部的所述屏蔽多晶硅時在所述 屏蔽多晶硅引出區中形成將對應的溝槽完全填充的所述屏蔽多晶硅，所述導通區中的各所 述原胞的屏蔽多晶硅和所述屏蔽多晶硅引出區的屏蔽多晶硅相連接并通過形成于所述屏 蔽多晶硅引出區的屏蔽多晶硅頂部的接觸孔連接到所述源極。
[0036] 進一步的改進是，屏蔽柵溝槽M0SFET為N型器件，第一導電類型為N型，第二導電類 型為P型;或者，屏蔽柵溝槽M0SFET為P型器件，第一導電類型為P型，第二導電類型為N型。
[0037] 進一步的改進是，所述原胞的步進的最小值達1.2微米以下，所述柵介質層的厚度 達450埃以下。
[0038] 本發明多晶硅間隔離氧化硅通過硅局部場氧化工藝形成，屏蔽多晶硅表面為局部 場氧化的區域，該區域由硬質掩模層的第一氮化硅層和第二氮化硅層自對準定義，本發明 不需要采用額外的光刻工藝就能在屏蔽多晶硅的表面形成多晶硅間隔離氧化硅，這樣能夠 縮小溝槽的尺寸，從而能夠減少整個器件單元結構的尺寸，即能縮小pitch，從而有利于能 降低器件的導通壓降，實現器件在低壓的應用。
[0039] 另外，本發明的多晶硅間隔離氧化硅和柵介質層的形成工藝分開，從而能消除多 晶硅間隔離氧化硅和柵介質層之間對厚度的要求不同的負面影響，在能夠得到足夠厚度的 多晶硅間隔離氧化硅的同時能夠得到足夠薄的柵介質層，所以能夠得到良好的VT和UIS能 力，進一步的有利于器件在低壓的應用。
【附圖說明】
[0040] 下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明：
[0041 ]圖1是現有第一種方法形成的屏蔽柵功率M0SFET的結構示意圖；
[0042]圖2是現有第二種方法形成的屏蔽柵功率M0SFET的結構示意圖；
[0043]圖3是本發明實施例方法流程圖；
[0044] 圖4-圖17B是本發明實施例方法各步驟中的器件結構示意圖。
【具體實施方式】
[0045] 如圖3所示，是本發明實施例方法流程圖；如圖4至圖17B所示，是本發明實施例方 法各步驟中的器件結構示意圖。本發明實施例屏蔽柵功率M0SFET的制造方法中屏蔽柵功率 M0SFET的導通區由多個原胞周期性排列組成，在所述導通區外側形成有屏蔽多晶硅引出 區，各所述原胞的柵極結構采用如下步驟形成：
[0046] 步驟一、如圖4所不，提供一娃襯底1，在所述娃襯底1表面形成有娃外延層2。
[0047]如圖5所不，在所述娃襯底1表面形成硬質掩模層201，所述硬質掩模層201包括第 一氮化硅層201a且所述硬質掩模層201通過所述第一氮化硅層201a和所述硅襯底1表面接 觸。本發明實施例中，所述硬質掩模層201還包括形成于所述第一氮化硅層201a表面的第二 氧化硅層201b，即所述硬質掩模層201為雙層結構。
[0048]如圖5所示，通過光刻工藝形成的光刻膠圖形定義溝槽202的形成區域并對所述硬 質掩模層201進行刻蝕形成圖形結構。
[0049] 如圖6A所示為導通區的結構示意圖，如圖6B所示為屏蔽多晶硅引出區的結構示意 圖，去除所述第一氮化硅層201a表面的第二氧化硅層201b，在其它實施例中所述第二氧化 硅201b也能保留。
[0050] 如圖7A所示為導通區的結構示意圖，如圖7B所示為屏蔽多晶硅引出區的結構示意 圖，所述硅襯底1進行刻蝕形成溝槽202,本發明實施例中，所述硅襯底1進行刻蝕形成溝槽 202;所述溝槽202形成于所述硅外延層2中。所述屏蔽多晶硅引出區中的溝槽單獨用標記 202a標出，所述屏蔽多晶硅引出區中的溝槽202a和所述導通區中的溝槽202同時形成，且所 述導通區中的各所述原胞的深溝槽202a和所述屏蔽多晶硅引出區的深溝槽202相連通。 [0051]步驟二、在所述溝槽202的底部形成由第一多晶硅層4組成的屏蔽多晶硅4,所述屏 蔽多晶硅4和所述溝槽202側面和底部表面之間隔離有第一氧化硅層3,所述第一氧化硅層3 的表面和所述屏蔽多晶硅4的表面相平。
[0052]包括如下分步驟：
[0053] 如圖8A所示為導通區的結構示意圖，如圖8B所示為屏蔽多晶硅引出區的結構示意 圖，在所述溝槽202的側面和底部表面形成第一氧化硅層3,所述第一氧化硅層3采用熱氧化 工藝形成或淀積加回刻工藝形成。
[0054] 如圖9A所示為導通區的結構示意圖，如圖9B所示為屏蔽多晶硅引出區的結構示意 圖，淀積第一多晶硅層4將形成有所述第一氧化硅層3的所述溝槽202完全填充，所述第一多 晶硅層4還延伸到所述溝槽202外部。所述屏蔽多晶硅引出區填充的第一多晶硅層單獨用標 記4a標出。
[0055] 如圖10A所示為導通區的結構示意圖，如圖10B所示為屏蔽多晶硅引出區的結構示 意圖，進行多晶硅回刻，該多晶硅回刻后的所述第一多晶硅層4位于所述溝槽202底部并組 成所述屏蔽柵即屏蔽多晶硅4。進行氧化硅回刻，該氧化硅回刻后所述第一氧化硅層3位于 所述溝槽202底部并實現所述屏蔽多晶硅4和所述溝槽202側面和底部表面之間隔離。
[0056]如圖10B所不，在所述屏蔽多晶娃引出區的第一多晶娃層4a回刻到和所述第一氮 化硅層201a表面相平之后，通過光刻膠圖形將所述屏蔽多晶硅引出區保護，使所述屏蔽多 晶硅引出區在的多晶硅不再進行回刻，也不再進行所述第一氧化硅層3的回刻。
[0057] 如圖11A所示為導通區的結構示意圖，如圖11B所示為屏蔽多晶硅引出區的結構示 意圖，之后在進行多晶硅回刻，使導通區中所述第一氧化硅層3的表面和所述屏蔽多晶硅4 的表面相平且都位于所述溝槽202底部;而屏蔽多晶硅引出區中所述第一氧化硅層3的表面 和也和第一多晶硅層4a回刻后形成的屏蔽多晶硅4a的表面相平但頂部表面靠近所述溝槽 202的頂部表面或相平。
[0058] 步驟二、如圖12A所不為導通區的結構不意圖，如圖12B所不為屏蔽多晶娃引出區 的結構示意圖，進行氮化硅沉積在所述屏蔽多晶硅4表面和所述第一氧化硅層3頂部的溝槽 202側面形成第二氮化硅層203。
[0059] 步驟四、如圖13A所示為導通區的結構示意圖，如圖13B所示為屏蔽多晶硅引出區 的結構示意圖，進行氮化硅回刻將所述屏蔽多晶硅4表面的所述第二氮化硅層203去除。由 于所述導通區和所述屏蔽多晶硅引出區都位于同一所述硅襯底1，故兩個區域中工藝會同 時進行，所述屏蔽多晶硅引出區的屏蔽多晶硅4a表面的所述第二氮化硅層203也會被去除。 [0060] 步驟五、如圖14A所示為導通區的結構示意圖，如圖14B所示為屏蔽多晶硅引出區 的結構示意圖，進行硅局部場氧化工藝在所述屏蔽多晶硅4表面形成多晶硅間隔離氧化硅 5,所述硅局部場氧化工藝區域由所述硬質掩模層201的第一氮化硅層201a和所述第二氮化 硅層203自對準定義。在所述導通區形成所述多晶硅間隔離氧化硅5的同時，在所述屏蔽多 晶硅引出區的屏蔽多晶硅4a表面也會形成氧化硅層5a。
[0061 ] 如圖15A所示為導通區的結構示意圖，如圖15B所示為屏蔽多晶硅引出區的結構示 意圖，之后，去除所述硬質掩模層201和所述第二氮化硅層203。
[0062] 步驟六、如圖16A所示為導通區的結構示意圖，如圖16B所示為屏蔽多晶硅引出區 的結構示意圖，在形成有所述多晶硅間隔離氧化硅5的所述溝槽202頂部形成柵介質層6和 多晶硅柵7,所述柵介質層6形成于所述溝槽202頂部的側面，所述多晶硅柵7將所述溝槽202 頂部完全填充。所述屏蔽多晶硅引出區中由于屏蔽多晶硅4a和氧化硅層5a已經填充于溝槽 202a的頂部，故在溝槽202a的頂部不會形成柵介質層6和多晶硅柵7。
[0063]步驟六包括如下分步驟：
[0064] 在形成有所述多晶硅間隔離氧化硅5的所述溝槽202頂部的側面形成所述柵介質 層6，所述柵介質層6還延伸到所述溝槽202外部。較佳為，所述柵介質層6為柵氧化硅層，采 用熱氧化工藝形成所述柵介質層6。
[0065] 在形成有所述柵介質層6的所述溝槽202頂部填充第二多晶硅層，所述第二多晶硅 層還延伸到所述溝槽202外部的所述柵介質層6表面。
[0066]進行多晶硅回刻，該多晶硅回刻后的所述第二多晶硅層填充所述溝槽202頂部并 組成所述多晶硅柵7。
[0067] 如圖17A所示為導通區的結構示意圖，如圖17B所示為屏蔽多晶硅引出區的結構示 意圖，柵極結構形成后，還包括如下步驟：
[0068] 步驟七、進行離子注入和熱退火推進工藝在所述硅襯底1中形成第二導電類型的 阱區8,所述多晶硅柵7從側面覆蓋所述阱區8且被所述多晶硅柵7側面覆蓋的所述阱區8表 面用于形成溝道。如圖17B所示可知，阱區8未形成在所述屏蔽多晶硅引出區中。
[0069] 步驟八、進行第一導電類型重摻雜的源注入在所述阱區8表面形成源區9;如圖17B 所示可知，源區9未形成在所述屏蔽多晶硅引出區中。
[0070]步驟九、在所述硅襯底1正面形成層間膜10、接觸孔11和正面金屬層13,對所述正 面金屬層13進行光刻刻蝕形成源極和柵極。
[0071 ]所述柵極通過接觸孔11和所述多晶硅柵7接觸。
[0072] 所述源極通過接觸孔11和所述源區9以及所述屏蔽多晶硅4接觸;所述源極和所述 導通區中的屏蔽多晶硅4的連接關系為:所述導通區中的各所述原胞的屏蔽多晶硅4和所述 屏蔽多晶硅引出區的屏蔽多晶硅4a相連接并通過形成于所述屏蔽多晶硅引出區的屏蔽多 晶硅4a頂部的接觸孔11連接到所述源極。
[0073] 較佳為，所述接觸孔11的開口形成后、金屬填充前，還包括在和所述源區9相接觸 的接觸孔11的底部進行第二導電類型的重摻雜注入形成阱區接觸區12的步驟。
[0074] 步驟十、對所述硅襯底1背面進行減薄并形成第一導電類型的重摻雜的漏區，在所 述漏區的背面形成背面金屬層作為漏極。
[0075]本發明實施例方法中，屏蔽柵溝槽M0SFET為N型器件，第一導電類型為N型，第二導 電類型為P型。在其它實施例中也能為:屏蔽柵溝槽M0SFET為P型器件，第一導電類型為P型， 第二導電類型為N型。
[0076] 由上可知，本發明實施例多晶硅間隔離氧化硅5通過硅局部場氧化工藝形成且局 部場氧化的區域由硬質掩模層201的第一氮化娃層201a和第二氮化娃層203自對準定義，本 發明實施例不需要采用額外的光刻工藝就能在屏蔽多晶硅4的表面形成多晶硅間隔離氧化 硅5，這樣能夠縮小溝槽202的尺寸，從而能夠減少整個器件單元結構的尺寸，從而有利于能 降低器件的導通壓降，實現器件在低壓的應用。
[0077] 另外，本發明實施例多晶硅間隔離氧化硅5和柵介質層6的形成工藝分開，從而能 消除多晶硅間隔離氧化硅5和柵介質層6之間對厚度的要求不同的負面影響，在能夠得到足 夠厚度的多晶硅間隔離氧化硅5的同時能夠得到足夠薄的柵介質層6,所以能夠得到良好的 VT和UIS能力，進一步的有利于器件在低壓的應用。本發明實施例能夠制作1.2μπι pitch， 450A柵氧厚度以下的器件;從而使低壓低功耗分離柵功率M0S管即屏蔽柵功率M0SFET成為 可能。目前市面上的分離柵功率M0S管多為30V以上的應用，采用本發明實施例方法后可以 制作20V分離柵功率M0S管。
[0078]以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限 制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應 視為本發明的保護范圍。
【主權項】
1. 一種屏蔽柵功率MOSFET的制造方法，其特征在于，屏蔽柵功率MOSFET的導通區由多 個原胞周期性排列組成，各所述原胞的柵極結構采用如下步驟形成： 步驟一、提供一硅襯底，在所述硅襯底表面形成硬質掩模層，所述硬質掩模層包括第一 氮化硅層且所述硬質掩模層通過所述第一氮化硅層和所述硅襯底表面接觸； 通過光刻工藝形成的光刻膠圖形定義溝槽的形成區域并依次對所述硬質掩模層和所 述硅襯底進行刻蝕形成溝槽； 步驟二、在所述溝槽的底部形成由第一多晶硅層組成的屏蔽多晶硅，所述屏蔽多晶硅 和所述溝槽側面和底部表面之間隔離有第一氧化硅層，所述第一氧化硅層的表面和所述屏 蔽多晶硅的表面相平； 步驟三、進行氮化硅沉積在所述屏蔽多晶硅表面和所述第一氧化硅層頂部的溝槽側面 形成第二氮化硅層； 步驟四、進行氮化硅回刻將所述屏蔽多晶硅表面的所述第二氮化硅層去除； 步驟五、進行硅局部場氧化工藝在所述屏蔽多晶硅表面形成多晶硅間隔離氧化硅，所 述硅局部場氧化工藝區域由所述硬質掩模層的第一氮化硅層和所述第二氮化硅層自對準 定義;之后，去除所述硬質掩模層和所述第二氮化硅層； 步驟六、在形成有所述多晶硅間隔離氧化硅的所述溝槽頂部形成柵介質層和多晶硅 柵，所述柵介質層形成于所述溝槽頂部的側面，所述多晶硅柵將所述溝槽頂部完全填充。2. 如權利要求1所述的屏蔽柵功率MOSFET的制造方法，其特征在于:步驟一中在所述硅 襯底表面形成有硅外延層，所述溝槽形成于所述硅外延層中。3. 如權利要求1或2所述的屏蔽柵功率MOSFET的制造方法，其特征在于:步驟一中所述 硬質掩模層還包括形成于所述第一氮化硅層表面的第二氧化硅層。4. 如權利要求1所述的屏蔽柵功率MOSFET的制造方法，其特征在于:步驟二包括如下分 步驟： 在所述溝槽的側面和底部表面形成第一氧化硅層； 淀積第一多晶硅層將形成有所述第一氧化硅層的所述溝槽完全填充，所述第一多晶硅 層還延伸到所述溝槽外部； 進行多晶硅回刻，該多晶硅回刻后的所述第一多晶硅層位于所述溝槽底部并組成所述 屏蔽多晶硅； 進行氧化硅回刻，該氧化硅回刻后所述第一氧化硅層位于所述溝槽底部并實現所述屏 蔽多晶硅和所述溝槽側面和底部表面之間隔離。5. 如權利要求1所述的屏蔽柵功率MOSFET的制造方法，其特征在于:步驟六包括如下分 步驟： 在形成有所述多晶硅間隔離氧化硅的所述溝槽頂部的側面形成所述柵介質層，所述柵 介質層還延伸到所述溝槽外部； 在形成有所述柵介質層的所述溝槽頂部填充第二多晶硅層，所述第二多晶硅層還延伸 到所述溝槽外部的所述柵介質層表面； 進行多晶硅回刻，該多晶硅回刻后的所述第二多晶硅層填充所述溝槽頂部并組成所述 多晶娃概。6. 如權利要求1或5所述的屏蔽柵功率MOSFET的制造方法，其特征在于:所述柵介質層 為柵氧化硅層。7. 如權利要求6所述的屏蔽柵功率MOSFET的制造方法，其特征在于:采用熱氧化工藝形 成所述柵介質層。8. 如權利要求1所述的屏蔽柵功率MOSFET的制造方法，其特征在于：步驟六之后，還包 括如下步驟： 步驟七、進行離子注入和熱退火推進工藝在所述硅襯底中形成第二導電類型的阱區， 所述多晶硅柵從側面覆蓋所述阱區且被所述多晶硅柵側面覆蓋的所述阱區表面用于形成 溝道； 步驟八、進行第一導電類型重摻雜的源注入在所述阱區表面形成源區； 步驟九、在所述硅襯底正面形成層間膜、接觸孔和正面金屬層，對所述正面金屬層進行 光刻刻蝕形成源極和柵極，所述源極通過接觸孔和所述源區以及所述屏蔽多晶硅接觸，所 述柵極通過接觸孔和所述多晶硅柵接觸； 步驟十、對所述硅襯底背面進行減薄并形成第一導電類型的重摻雜的漏區，在所述漏 區的背面形成背面金屬層作為漏極。9. 如權利要求8所述的屏蔽柵功率MOSFET的制造方法，其特征在于:步驟九中所述接觸 孔的開口形成后、金屬填充前，還包括在和所述源區相接觸的接觸孔的底部進行第二導電 類型的重摻雜注入形成阱區接觸區的步驟。10. 如權利要求8所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:在所述導通區外 側形成有屏蔽多晶硅引出區，所述屏蔽多晶硅引出區中的溝槽和所述導通區中的溝槽同時 形成，且所述導通區中的各所述原胞的深溝槽和所述屏蔽多晶硅引出區的深溝槽相連通； 步驟二中在所述導通區中形成位于所述溝槽的底部的所述屏蔽多晶硅時在所述屏蔽 多晶硅引出區中形成將對應的溝槽完全填充的所述屏蔽多晶硅，所述導通區中的各所述原 胞的屏蔽多晶硅和所述屏蔽多晶硅引出區的屏蔽多晶硅相連接并通過形成于所述屏蔽多 晶硅引出區的屏蔽多晶硅頂部的接觸孔連接到所述源極。11. 如權利要求8所述的屏蔽柵溝槽Μ 0 S F E T的制造方法，其特征在于：屏蔽柵溝槽 MOSFET為Ν型器件，第一導電類型為Ν型，第二導電類型為Ρ型；或者，屏蔽柵溝槽MOSFET為Ρ 型器件，第一導電類型為P型，第二導電類型為N型。12. 如權利要求1所述的屏蔽柵溝槽MOSFET的制造方法，其特征在于:所述原胞的步進 的最小值達1.2微米以下，所述柵介質層的厚度達450埃以下。
【文檔編號】H01L29/06GK106024607SQ201610329379
【公開日】2016年10月12日
【申請日】2016年5月18日
【發明人】柯行飛
【申請人】上海華虹宏力半導體制造有限公司