具有復合覆蓋層的電阻式隨機存取存儲器(rram)單元的制作方法

具有復合覆蓋層的電阻式隨機存取存儲器(rram)單元的制作方法
【專利摘要】提供了具有復合覆蓋層的電阻式隨機存取存儲器(RRAM)單元。氧化鉭基層布置在底部電極層上方。復合覆蓋層布置在氧化鉭基層上方并且鄰接氧化鉭基層。復合覆蓋層包括第一金屬層和位于第一金屬層上面的第二金屬層。相比于第二金屬層，第一金屬層與氧化鉭基層具有更高的反應性。頂部電極層布置在復合覆蓋層上方。本發明也提供了用于制造RRAM單元的方法。本發明實施例涉及具有復合覆蓋層的電阻式隨機存取存儲器(RRAM)單元。
【專利說明】
具有復合覆蓋層的電阻式隨機存取存儲器(RRAM)單元
技術領域
[0001]本發明實施例涉及具有復合覆蓋層的電阻式隨機存取存儲器(RRAM)單元。
【背景技術】
[0002]許多現代電子設備包含電子存儲器。電子存儲器可以是易失性存儲器或非易失性存儲器。非易失性存儲器能夠在斷電的情況下存儲數據，而易失性存儲器不能在斷電的情況下存儲數據。由于電阻式隨機存取存儲器的簡單的結構和與互補金屬氧化物半導體(CMOS)邏輯制造工藝的兼容性，電阻式隨機存取存儲器(RRAM)是下一代非易失性存儲器的有前景的候選。

【發明內容】

[0003]根據本發明的一個實施例，提供了一種電阻式隨機存取存儲器(RRAM)單元，包括:底部電極層；氧化鉭基層，布置在所述底部電極層上方；復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方。
[0004]根據本發明的另一實施例，還提供了一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括:形成多層堆疊件，所述多層堆疊件包括底部電極層、位于所述底部電極層上方的氧化鉭基層、位于所述氧化鉭基層上方的第一金屬覆蓋層、位于所述第一金屬覆蓋層上方的第二金屬覆蓋層、位于所述第二金屬覆蓋層上方的頂部電極層和位于所述頂部電極層上方的硬掩模層，其中，相比于所述第二金屬覆蓋層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；穿過所述硬掩模層、所述頂部電極層、所述第一金屬覆蓋層和所述第二金屬覆蓋層的區域實施垂直地延伸至所述氧化鉭基層的第一蝕刻；以及穿過所述底部電極層和所述氧化鉭基層的未被所述硬掩模層掩蔽的區域實施第二蝕刻。
[0005]根據本發明的又一實施例，還提供了一種具有電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括:底部互連結構，包括底部層間介電(ILD)層和底部金屬化層；底部電極層，位于所述底部互連結構上面并且電連接至所述底部金屬化層；氧化鉭基層，布置在所述底部電極層上方；復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方；以及頂部互連結構，包括頂部ILD層和頂部金屬化層，其中，所述頂部ILD層布置在所述底部ILD層上方，并且其中，所述頂部金屬化層布置在所述頂部ILD層中并且電連接至所述頂部電極層。
【附圖說明】
[0006]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚討論起見，各種部件的尺寸可以被任意增大或縮小。
[0007]圖1A示出了具有復合覆蓋層的電阻式隨機存取存儲器(RRAM)單元的一些實施例的截面圖。
[0008]圖1B示出了具有圖1A的RRAM單元的集成電路的一些實施例的截面圖。
[0009]圖2示出了制造具有RRAM單元的集成電路的方法的一些實施例的流程圖。
[0010]圖3至圖13示出了處于各個制造階段的集成電路的一些實施例的一系列的截面圖，集成電路包括RRAM單元。
【具體實施方式】
[0011]以下公開內容提供了許多用于實現本發明的不同特征的許多不同實施例或實例。下面描述了部件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。此外，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實施例，且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0012]另外，為便于描述，本文中可以使用諸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空間相對位置術語，以描述如圖中所示的一個元件或部件與另一個(另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，并且因此可以對本文中使用的空間相對位置描述符同樣作相應的解釋。
[0013]此外，為了便于描述，本文中可以使用“第一”、“第二”、“第三”等以區別開一個圖或一系列的圖的不同元件。“第一”、“第二”、“第三”等不旨在描述相應的元件。因此，結合第一圖描述的“第一介電層”不必對應于結合另一圖描述的“第一介電層”。
[0014]電阻式隨機存取存儲器(RRAM)單元包括堆疊在頂部電極和底部電極之間的高K層(即，介電常數K大于3.9的層)和覆蓋層。高K層和覆蓋層反應以限定數據存儲區(例如，高K層的下部區域)和離子庫區(例如，高K層的上部區域)。數據存儲區包括代表諸如數據的位的數據的單元的可變電阻。離子庫區存儲移動的氧離子和移動的氧空位。通過在頂部電極和底部電極之間施加電壓，氧離子和氧空位可以在離子庫區和數據存儲區之間移動以改變數據存儲區的電阻。
[0015]根據一些RRAM單元，高K層包括至少鉭和氧，諸如氧化鉿鉭，并且覆蓋層包括鉭。相比于氧化鉿基RRAM單元，氧化鉭基RRAM單元具有更好的讀出干擾(例如，它需要更多的讀出周期以干擾鄰近的RRAM單元)。此外，氧化鉭基RRAM單元具有良好的循環前數據保留(例如，循環前的數據保留以測試耐久性)。然而，氧化鉭基RRAM單元具有較差的耐久性和較差的循環后數據保留(即，循環后的數據保留以測試耐久性)。此外，氧化鉭基RRAM單元具有較小的切換窗口。
[0016]氧化鉭基RRAM單元的上述缺點可以至少部分地歸因于覆蓋層。鉭覆蓋層與高K層具有低反應性，并且因此導致具有少量移動氧離子和氧空位的較小離子庫區。用于增加離子庫區的尺寸的一種方法是使用鈦覆蓋層。相對于鉭覆蓋層，鈦覆蓋層與高k層具有高反應性，并且因此導致具有許多移動氧離子和氧空位的較大離子庫區。然而，較大離子庫區可能太大并且可以導致防止RRAM單元的操作的高泄漏電流。
[0017]綜上所述，本發明涉及具有改進的耐久性、改進的循環后數據保留和擴大的切換窗口的氧化鉭基RRAM單元。改進的RRAM單元包括堆疊在頂部電極和底部電極之間的高κ層和上面的復合覆蓋層。高K層包括至少鉭和氧。復合覆蓋層包括高反應性金屬層和位于高反應性金屬層上面的低反應性金屬層。例如，低和高反應性金屬層可以分別為鉭和鈦。此外，低反應性金屬層比較薄，以便限制與高K層的反應程度。例如，低反應性金屬層的厚度可以小于約70埃。
[0018]有利地，通過將氧化鉭用于高K層，改進了讀出干擾和循環前數據保留。此外，通過使用具有高反應性金屬層的復合覆蓋層，增大了離子庫區的尺寸。尺寸的增大提高了移動氧離子和移動氧空位的數量，這提高了切換窗口的尺寸、耐久性和循環后數據保留。甚至更多，通過限制高反應性金屬層的厚度，限制了泄漏電流。
[0019]參考圖1Α，提供了 RRAM單元100Α的一些實施例的截面圖。如圖所示，在底部電極104上方布置包括鉭和氧的高K層102(即，介電常數K大于3.9的層)。例如，高κ層102可以是氧化鉭、氧化給鉭、氧化鋁鉭或包括鉭、氧和一種或多種其他元素的其他材料。例如，底部電極104可以是諸如氮化鈦、氮化鉭、鉑、銥、鎢或釕的導電材料。
[0020]復合覆蓋層106布置在高κ層102上方并且鄰接高κ層102。在一些實施例中，復合覆蓋層106的厚度是高κ層102的厚度的約1/2到約1/3。復合覆蓋層106包括按照順序堆疊的高反應性金屬層108和低反應性金屬層110。頂部電極112布置在復合覆蓋層106上方。例如，頂部電極112可以是導電材料，諸如摻雜的多晶硅、氮化鈦、氮化鉭、鉑、銥或鎢。
[0021]在操作中，和在制造期間，在頂部電極112和底部電極104之間可以施加電壓。例如，可以在頂部電極112和底部電極104之間可以施加電壓以形成一個或多個導電細絲114和/或觸發高κ層102和復合覆蓋層106之間的反應。作為另一個實例，可以在頂部電極112和底部電極104之間施加電壓以讀出、設置或擦除RRAM單元100Α。由于低反應性金屬層110和高反應性金屬層108中的低氧濃度，高κ層102和復合覆蓋層106之間的反應從高κ層102提取氧，從而將高κ層102分成高κ層102的下部和上部區域(通過薄的虛線L劃定)。上部區域相對于下部區域具有減小的氧濃度。
[0022]在一些實施例中，高κ 102層的下部區域限定數據存儲區116。數據存儲區116具有代表諸如數據的位的數據的單元的可變電阻。可變電阻配置為響應于由頂部電極112和底部電極104產生的外部電場而改變(即，變化)。可變電阻在相對低和高電阻狀態之間變化，這取決于數據存儲區116的一個或多個導電細絲114是完全形成還是部分形成。例如，當一個或多個導電細絲114完全形成時，可變電阻為低電阻狀態，并且當一個或多個導電細絲114部分形成時，可變電阻為相對高電阻狀態。一個或多個導電細絲114可以在數據存儲區116的頂面和底面之間延伸，并且對應于在數據存儲區116的頂面和底面之間對準的氧空位。
[0023]在一些實施例中，高反應性金屬層108和高κ層102的上部區域共同限定位于數據存儲區116上面并且鄰接數據存儲區116的離子庫區118。在一些實施例中，離子庫區118進一步延伸到低反應性金屬層110內或以其他方式包括低反應性金屬層110。在一定程度上，離子庫區118延伸到低反應性金屬層110內，它通常最小和/或小于約10埃。離子庫區118存儲移動氧離子和移動氧空位以利于數據存儲區域116內的電阻變化。通常通過在數據存儲區116和離子庫區118兩端施加電壓來實施數據存儲區116中的電阻變化。電壓使氧離子在數據存儲區116和離子庫區118之間移動，從而改變數據存儲區116的電阻。例如，當施加復位電壓時，氧離子從離子庫區118移動至數據存儲區116，從而與導電細絲的氧空位結合并且使一個或多個導電細絲114部分地斷裂。作為另一個實例，當施加置位電壓時，氧離子從數據存儲區116移動至離子庫區118，從而形成氧空位，氧空位形成或修復一個或多個導電細絲114。
[0024]除了使用低反應性金屬層110之外，還使用高反應性金屬層108，有利地增加了離子庫區118的尺寸。由于在狀態之間移動的移動氧離子和移動氧空位的量增加，因此這增大了切換窗口的尺寸并且改進了耐久性。例如，形成導電細絲的氧空位的密度更大，這導致更高的導通電流。切換窗口尺寸對應于高和低狀態中的RRAM單元100A電阻或電流之間的差。
[0025]參考圖1B，提供截面視圖100B以用于具有圖1A的RRAM單元100A的集成電路的一些實施例。RRAM單元100A布置在具有后段制程(BEOL)金屬化堆疊件的底部互連結構120 (部分地示出)的半導體襯底(未示出)上方，底部互連結構120布置在RRAM單元100A和半導體襯底之間。底部互連結構120包括堆疊在底部層間介電(ILD)層124內的一個或多個底部金屬化層122。例如，底部ILD層124可以是氧化物或極低κ電介質(S卩，介電常數κ小于約2的電介質)，并且例如，底部金屬化層122可以是諸如銅的金屬。
[0026]RRAM單元100Α的底部電極104布置在底部互連結構120上方。在一些實施例中，底部電極104布置為通過擴散阻擋層126與底部互連結構120電通信，擴散阻擋層126布置在底部電極104和底部互連結構120之間。擴散阻擋層126防止材料在底部互連結構120和底部電極104之間擴散。擴散阻擋層126包括頂部區域和底部區域。底部區域包括比頂部區域更小的覆蓋區并且穿過絕緣層128從頂部區域垂直地向下延伸至底部互連結構120，絕緣層128封裝RRAM單元100Α。底部電極104可以是諸如氮化鈦的導電材料。例如，擴散阻擋層126可以是諸如鈾、銥、釕或鎢的導電材料。例如，絕緣層128可以是諸如二氧化硅或氮化硅的介電材料。
[0027]高κ層102布置在底部電極104上方，并且復合覆蓋層106布置在高κ層102上方，并且鄰接高κ層102。高κ層102分為上部區域和下部區域(由虛線L劃定)，上部區域和下部區域具有不同的氧濃度。此外，高κ層102的下部區域包括一個或多個導電細絲114。復合覆蓋層106包括高反應性金屬層108和位于高反應性金屬層108上面的低反應性金屬層110。此外，復合覆蓋層106具有比高κ層102更小的覆蓋區。在制造期間，復合覆蓋層106與高κ層102反應，以將高κ層102分成高κ層102的下部區域和上部區域。
[0028]金屬層108、110的反應性是相對于高κ層102和相對于彼此而言的。此外，反應性與從高κ層102提取的氧的量成正比。在一些實施例中，可以以用于觸發金屬層108、110和高IC層102之間的反應的能量的量來量化反應性。在這樣的實施例中，反應性越高，用于觸發反應的能量越少。例如，高反應性金屬層108可以使用小于約I電子伏特的能量以與高κ層102反應，而低反應性金屬層110可以使用大于約2電子伏特的能量以與高κ層102反應。
[0029]相對于低反應性金屬層110，高反應性金屬層108通常較薄。在一些實施例中，高反應性金屬層108的厚度小于約70埃，諸如在約10埃至約40埃之間。如果高反應性金屬層108較厚，太多的氧可以提取，從而導致RRAM單元100A的泄漏電流太多而無法正常運行。此外，在一些實施例中，低反應性金屬層110具有比高反應性金屬層108更大的厚度。例如，低反應性金屬層110的厚度可以大于約70埃，諸如在約75埃至約150埃之間或者在約95埃至約125埃之間。例如，高反應性金屬層108可以是鉿、鈦、鋯、或鑭，其通常使用小于I電子伏特的能量以與以高κ層102反應。此外，例如，低反應性金屬層110可以是鉭、鋁、鎢、釕、鉑、鎳、銅、或金，其通常使用大于約2電子伏特的能量以與高κ層102反應。
[0030]RRAM單元100A的頂部電極112布置在復合覆蓋層106上方，并且硬掩模130布置在復合覆蓋層106上方。例如，頂部電極112可以是導電材料，諸如摻雜的多晶硅、氮化鈦、氮化鉭、鉑、銥或鎢。硬掩模130是來自RRAM單元100A的制造的殘余材料。此外，例如，硬掩模130可以是電介質，諸如二氧化硅或氮化硅。
[0031]在一些實施例中，間隔件層132沿著復合覆蓋層106、硬掩模130和頂部電極112的側壁圍繞復合覆蓋層106、硬掩模130和頂部電極112。間隔件層132防止頂部電極112和底部電極104之間的泄漏并且在RRAM單元100A的制造期間使用以限制底部電極104、高κ層102和擴散阻擋層126的覆蓋區。例如，間隔間層132可以是氮化硅或多層氧化物-氮化物-氧化物膜。
[0032]BEOL金屬化堆疊件的頂部互連結構134布置在底部互連結構120上方。頂部互連結構134包括圍繞絕緣層128的頂部ILD層136和位于頂部ILD層136上面的頂部金屬化層138。此外，頂部互連結構134包括從頂部金屬化層138穿過頂部ILD層136、絕緣層128和硬掩模130延伸至頂部電極112的通孔140以將頂部電極112電連接至頂部金屬化層138。例如，頂部ILD層136可以是氧化物或極低κ電介質，并且例如，頂部金屬化層138和通孔140可以是諸如銅、鋁或鎢的金屬。
[0033]參考圖2，提供了用于制造具有RRAM單元的集成電路的方法的一些實施例的流程圖 200。
[0034]在步驟202中，提供底部互連結構，底部互連結構具有被底部ILD層橫向地圍繞的底部金屬化層。
[0035]在步驟204中，在底部互連結構上方形成底部絕緣層。底層絕緣層包括暴露出底部金屬化層的開口。
[0036]在步驟206中，形成按照順序堆疊在底部絕緣層上方并且填充開口的阻擋層、底部電極層、氧化鉭基層、復合覆蓋層、頂部電極層和硬掩模層。復合覆蓋層包括高反應性金屬層和位于高反應性金屬層上面的低反應性金屬層。有利的是，通過將氧化鉭層用于RRAM單元，改進了讀出干擾和循環前數據保留。此外，通過使用具有高反應性金屬層的復合覆蓋層，增加了離子庫區的尺寸。增加的尺寸改進了移動氧離子和移動氧空位的數量，這改進了切換窗口的尺寸、耐久性和循環后數據保留。甚至更多，通過限制高反應性金屬層的厚度，限制了泄漏電流。
[0037]在步驟208中，穿過圍繞器件區的硬掩模層、頂部電極層和復合覆蓋層的區域實施至氧化鉭基層的第一蝕刻。
[0038]在步驟210中，形成從氧化鉭基層上方，沿著硬掩模層、復合覆蓋層和頂部電極層的側壁延伸至低于硬掩模層的上表面或大約與硬掩模層的上表面平齊處的間隔件層。
[0039]在步驟212中，穿過未被硬掩模層和間隔件層掩蔽的氧化鉭基層、底部電極層和阻擋層的區域實施第二蝕刻。
[0040]在步驟214中，在底部絕緣層上方形成頂部絕緣層，頂部絕緣層作為擴散阻擋層、底部電極層、氧化鉭基層、間隔件層和硬掩模層的襯墊。
[0041]在步驟216中，形成具有圍繞頂部絕緣層的頂部ILD層、位于頂部ILD層上面的頂部金屬化層、和在頂部金屬化層和頂部電極層之間延伸的通孔的頂部互連結構。
[0042]在步驟218中，在頂部電極層和底部電極層兩端施加形成電壓以在氧化鉭基層中形成導電細絲。
[0043]雖然所公開的方法(例如，通過流程圖200描述的方法)在本文中被示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，一些步驟可以以不同的順序發生和/或與除了本文中示出和/或描述的步驟或事件的其他步驟或事件同時發生。此外，并非所有示出的步驟都是實施本發明的一個或多個方面或本發明的實施例所必須的。此外，可以以一個或多個單獨的步驟和/或階段來執行本文中示出的一個或多個步驟。
[0044]參考圖3至圖13，提供了處于制造的各個階段的具有RRAM單元的集成電路的一些實施例的截面圖以示出圖2的方法。雖然結合該方法來描述圖3至圖13，但是應當理解，在圖3至圖13中公開的結構不限制于該方法，相反，可以代表獨立于該方法的結構。類似地，雖然結合圖3至圖13來描述該方法，但是應當理解，該方法不限制于在圖3至圖13所公開的結構，相反，可以代表獨立于圖3至圖13中所公開的結構的結構。
[0045]圖3示出了對應于步驟202的一些實施例的截面圖300。如圖所示，提供了底部互連結構120 (部分地示出)。底部互連結構120包括被底部ILD層124橫向地圍繞的底部金屬化層122。例如，底部ILD層124可以是極低κ電介質，并且例如，底部金屬化層122可以是諸如銅的金屬。
[0046]圖4示出了對應于步驟204的一些實施例的截面圖400。如圖所示，在底部互連結構120上方形成具有第一開口 404的底部絕緣層402，第一開口 404暴露底部金屬化層122。例如，底部絕緣層402可以是諸如二氧化硅或氮化硅的電介質。
[0047]用于形成底部絕緣層402的工藝可以包括在底部互連結構120上方沉積中間絕緣層。此外，光刻膠層可以形成在中間絕緣層上方并且掩蔽中間絕緣層的圍繞第一開口 404的區域。一旦形成光刻膠層，可以根據光刻膠層將對中間絕緣層具有選擇性的一種或多種蝕刻劑應用于中間絕緣層。在應用一種或多種蝕刻劑之后，可以去除光刻膠層。
[0048]圖5示出了對應于步驟206的一些實施例的截面圖500。如圖所示，在底部絕緣層402上方形成填充第一開口 404的多層堆疊件。通過在底部絕緣層402上方形成填充第一開口 404的擴散阻擋層126’來形成多層堆疊件。例如，擴散阻擋層126’可以是由諸如多晶硅、氮化鈦、氮化鉭、鉑、金、銥、釕或鎢的導電材料形成的。
[0049]在形成擴散阻擋層126’之后，依次形成底部電極層104’、高κ氧化鉭基層102’、高反應性金屬層108’、低反應性金屬層110’、頂部電極層112’和硬掩模層130’。高反應性金屬層108 ’和低反應性金屬層110’限定復合覆蓋層106 ’。金屬層108 ’、110 ’的反應性是相對于彼此而言的，并且對應于用于觸發與氧化鉭基層102’的反應的能量的量。例如，高反應性金屬層108’可以是由鉿、鈦、鋯或鑭形成的。例如，低反應性金屬層110’可以是由鉭、鋁、鎢、釕、鈾、鎳、銅或金形成的。在一些實施例中，高反應性金屬層108’和低反應性金屬層110’的組合厚度是氧化鉭基層102’的厚度的約1/2至約1/3。例如，頂部電極112’和底部電極104 ’可以是由諸如摻雜的多晶硅、氮化鈦、氮化鉭、鉑、銥、釕或鎢的導電材料形成的。例如，硬掩模層130’可以是由諸如二氧化硅或氮化硅的電介質形成的。
[0050]在一些實施例中，在形成氧化鉭基層102’、高反應性金屬層108’和低反應性金屬層110’之后，將能量施加于氧化鉭基層102’、高反應性金屬層108’和低反應性金屬層110’以觸發高反應性金屬層108’和低反應性金屬層110’與高κ層102之間的反應。在氧化鉭基層102’、高反應性金屬層108’和低反應性金屬層110’之間發生的反應在氧化鉭基層102’、高反應性金屬層108’和低反應性金屬層110’中形成離子庫區118’和數據存儲區116’(用虛線L劃定)。例如，能量可以是通過加熱高κ層102和復合覆蓋層106’而熱施加的。可選地，可以通過在氧化鉭基層102’、高反應性金屬層108’和低反應性金屬層110’兩端施加電壓來施加能量。
[0051]圖6示出了對應于步驟208的一些實施例的截面圖600。如圖6所示，穿過的硬掩模層130’、頂部電極層112’和復合覆蓋層106’的圍繞器件區區域實施至氧化鉭基層102’的第一蝕刻。
[0052]用于實施第一蝕刻的工藝可以包括形成光刻膠層，光刻膠層掩蔽硬掩模層130’的對應于器件區的區域。然后，根據光刻膠層的圖案，可以將蝕刻劑應用于硬掩模層130’。蝕刻劑可以相對于頂部電極層112’對硬掩模層130’具有選擇性。在施加蝕刻劑后，可以去除光刻膠層，并且根據剩余的硬掩模層130’的圖案，一種或多種額外的蝕刻劑602可應用于頂部電極層112’和復合覆蓋層106’。
[0053]圖7示出了對應于步驟210的一些實施例的截面圖700。如圖所示，在氧化鉭基層102’上方形成間隔件層132，并且間隔件層132作為剩余的復合覆蓋層106、剩余的頂部電極層112、剩余的硬掩模層130”、和剩余的離子庫區118”的側壁的襯墊。間隔件層132從大約與氧化鉭基層102’的上表面平齊處延伸至大約與剩余的硬掩模層130”的上表面平齊處。例如，間隔件層132可以是由氮化硅或多層氧化物-氮化物-氧化物膜形成的，其中，氮化物層夾在一對氧化物層之間。
[0054]用于形成間隔件層132的工藝可以包括在氧化鉭基層102’上方沉積共形的中間層并且該中間層作為剩余的復合覆蓋層106、剩余的頂部電極層112和剩余的硬掩模層130”的襯墊。可以使用諸如化學汽相沉積(CVD)的共形沉積技術沉積中間層。在沉積中間層之后，可以對中間層應用蝕刻劑并持續適當的時間，在該適當的時間段內蝕刻劑蝕刻穿中間層的厚度。蝕刻劑去除中間層的橫向延伸，從而產生間隔件層132。
[0055]圖8示出了對應于步驟212的一些實施例的截面圖800。如圖所示，穿過未被剩余的硬掩模層130”和間隔件層132掩蔽的氧化鉭基層102’、底部電極層104’和擴散阻擋層126’的區域實施第二蝕刻以垂直地延伸至氧化鉭基層102’。用于實施第二蝕刻的工藝可以包括對未被剩余的硬掩模層130”和間隔件層132掩蔽的氧化鉭基層102’、底部電極層104’和擴散阻擋層126’的區域應用一種或多種蝕刻劑802。
[0056]圖9示出了對應于步驟214的一些實施例的截面圖900。如圖所示，在底部絕緣層402上方形成頂部絕緣層902并且頂部絕緣層902作為剩余的擴散阻擋層126、剩余的底部電極層104、剩余的氧化鉭基層102”、間隔件層132和剩余的硬掩模層130”的襯墊。例如，頂部絕緣層902可以是由諸如二氧化硅或氮化硅的介電材料形成的。此外，例如，頂部絕緣層902可以是使用共形沉積技術形成的。
[0057]圖10至圖12示出了對應于步驟216的一些實施例的截面圖1000、1100、1200。
[0058]如圖10所示，在頂部絕緣層902上方和周圍形成頂部ILD層136’。例如，頂部的ILD層136’可以是極低κ電介質。在一些實施例中，用于形成頂部ILD層136’的工藝包括沉積中間ILD層和對中間ILD層實施化學機械拋光(CMP)以平坦化中間ILD層的頂面。
[0059]如圖11所示，穿過對應于通孔的頂部ILD層136’、頂部絕緣層902、和剩余的硬掩模層130”的區域實施第三蝕刻以垂直地延伸至剩余的頂部電極層112。第三蝕刻形成暴露剩余的頂部電極層112的第二開口 1102。用于實施第三蝕刻的工藝可以包括在頂部ILD層136’上方形成光刻膠層1104，并且光刻膠層1104掩蔽頂部ILD層136’的圍繞第二開口1102的區域。然后可以根據光刻膠層1104的圖案對頂部ILD層136’、頂部絕緣層902和剩余的硬掩模層130”應用一種或多種蝕刻劑1106。之后，可以去除光刻膠層1104。
[0060]如圖12所示，導電層1202形成為填充第二開口 1102，并且導電層1202懸垂于剩余的頂部ILD136和第二開口 1102周圍的剩余的頂部絕緣層902’上方。例如，導電層1202可以是諸如銅或鎢的金屬。用于形成導電層1202的工藝可以包括在剩余的頂部ILD層136上方沉積中間導電層并且中間導電層填充第二開口 1102。然后，光刻可以用于圖案化導電層 1202。
[0061]圖13示出了對應于步驟218的一些實施例的截面圖1300。如圖所示，在剩余的頂部電極層112和底部電極層104兩端施加形成電壓以在剩余的氧化鉭基層102”(通常在數據存儲區116中)中形成一個或多個導電細絲114。形成電壓較高以便促進剩余的氧化鉭基層102”中的氧離子迀移向剩余的頂部電極層112。基于該迀移，氧空位對準在剩余的氧化鉭基層102”中以形成一個或多個導電細絲114。
[0062]因此，由上文可以理解，本發明提供了一種RRAM單元。氧化鉭基層布置在底部電極層上方。復合覆蓋層布置在氧化鉭基層上方并且鄰接氧化鉭基層。復合覆蓋層包括第一金屬層和位于第一金屬層上面的第二金屬層。相比于第二金屬層，第一金屬層與氧化鉭基層具有更高的反應性。頂部電極層布置在復合覆蓋層上方，
[0063]在其他實施例中，本發明提供了一種用于制造RRAM單元的方法。多層堆疊件包括:底部電極層；布置在底部電極層上方的氧化鉭基層；布置在氧化鉭基層上方的第一金屬覆蓋層；布置在第一金屬覆蓋層上方的第二金屬覆蓋層；布置在第二金屬覆蓋層上方的頂部電極層；和布置在頂部電極層上方的硬掩模層。相比于第二金屬覆蓋層，第一金屬覆蓋層與氧化鉭基層具有更高的反應性。穿過硬掩模層、頂部電極層、第一金屬覆蓋層和第二金屬覆蓋層的區域實施垂直地延伸至氧化鉭基層的第一蝕刻。穿過未被硬掩模層掩蔽的底部電極層和氧化鉭基層的區域實施第二蝕刻。
[0064]在又一些其他實施例中，本發明提供一種具有RRAM單元的集成電路。底部互連結構包括底部ILD層和底部金屬化層。底部電極層位于底部互連結構上方并且電連接至底部金屬化層。氧化鉭基層布置在底部電極層上方。復合覆蓋層布置在氧化鉭基層上方并且鄰接氧化鉭基層。復合覆蓋層包括第一金屬層和位于第一金屬層上面的第二金屬層。相比于第二金屬層，第一金屬層與氧化鉭基層具有更高的反應性。頂部電極層布置在復合覆蓋層上方。頂部互連結構包括頂部ILD層和頂部金屬化層。頂部ILD層布置在底部ILD層上方。頂部金屬化層布置在頂部ILD層中并且電連接至頂部電極層。
[0065]根據本發明的一個實施例，提供了一種電阻式隨機存取存儲器(RRAM)單元，包括:底部電極層；氧化鉭基層，布置在所述底部電極層上方；復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方。
[0066]在上述RRAM單元中，所述第一金屬層包括鉿、鈦、鋯或鑭。
[0067]在上述RRAM單元中，所述第二金屬層包括鉭、鋁、鎢、釕或鉑。
[0068]在上述RRAM單元中，所述第一金屬層具有比所述第二金屬層更小的厚度。
[0069]在上述RRAM單元中，所述第一金屬層的厚度小于約70埃。
[0070]在上述RRAM單元中，所述第一金屬層的厚度為約10埃至約40埃，并且其中，所述第二金屬層的厚度為約75埃至約150埃。
[0071]在上述RRAM單元中，所述氧化鉭基層包括鉭、氧和至少一種其他元素。
[0072]在上述RRAM單元中，所述氧化鉭基層分成上部區域和下部區域，所述下部區域比所述上部區域具有更低的氧濃度，并且其中，所述RRAM單元還包括:數據存儲區，包括所述下部區域并且配置為響應于外部電場而改變電阻；以及離子庫區，包括所述第一金屬層和所述上部區域，并且配置為存儲來自所述數據存儲區的氧離子。
[0073]在上述RRAM單元中，所述復合覆蓋層具有比所述氧化鉭基層更低的氧濃度，并且所述復合覆蓋層配置為從所述氧化鉭基層提取氧。
[0074]根據本發明的另一實施例，還提供了一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括:形成多層堆疊件，所述多層堆疊件包括底部電極層、位于所述底部電極層上方的氧化鉭基層、位于所述氧化鉭基層上方的第一金屬覆蓋層、位于所述第一金屬覆蓋層上方的第二金屬覆蓋層、位于所述第二金屬覆蓋層上方的頂部電極層和位于所述頂部電極層上方的硬掩模層，其中，相比于所述第二金屬覆蓋層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；穿過所述硬掩模層、所述頂部電極層、所述第一金屬覆蓋層和所述第二金屬覆蓋層的區域實施垂直地延伸至所述氧化鉭基層的第一蝕刻；以及穿過所述底部電極層和所述氧化鉭基層的未被所述硬掩模層掩蔽的區域實施第二蝕刻。
[0075]在上述方法中，還包括:形成鉿、鈦、鋯或鑭的所述第一金屬覆蓋層；以及形成鉭、鋁、鎢、釕或鉑的所述第二金屬覆蓋層。
[0076]在上述方法中，還包括:形成具有比所述第二金屬覆蓋層更小的厚度的所述第一金屬覆蓋層。
[0077]在上述方法中，還包括:形成具有小于約70埃的厚度的所述第一金屬覆蓋層。
[0078]在上述方法中，還包括:形成具有約10埃至約40埃的厚度的所述第一金屬覆蓋層；以及形成具有約75埃至約150埃的厚度的所述第二金屬覆蓋層。
[0079]在上述方法中，還包括:形成具有鉭、氧和至少一種其他元素的所述氧化鉭基層。
[0080]在上述方法中，還包括:在所述頂部電極層和所述底部電極層兩端施加形成電壓以在所述氧化鉭基層內形成導電細絲。
[0081]在上述方法中，還包括:形成具有比所述氧化鉭基層更低的氧濃度的所述第一金屬覆蓋層和所述第二金屬覆蓋層。
[0082]在上述方法中，還包括:形成沿著從所述氧化鉭基層至所述硬掩模層的側壁延伸的間隔件層。
[0083]在上述方法中，還包括:形成作為所述底部電極層、所述氧化鉭基層和所述硬掩模層的襯墊的絕緣層；在所述絕緣層上方和周圍形成層間介電(ILD)層；以及在所述ILD層上方形成金屬化層和在所述頂部電極層和所述金屬化層之間延伸的通孔。
[0084]根據本發明的又一實施例，還提供了一種具有電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括:底部互連結構，包括底部層間介電(ILD)層和底部金屬化層；底部電極層，位于所述底部互連結構上面并且電連接至所述底部金屬化層；氧化鉭基層，布置在所述底部電極層上方；復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方；以及頂部互連結構，包括頂部ILD層和頂部金屬化層，其中，所述頂部ILD層布置在所述底部ILD層上方，并且其中，所述頂部金屬化層布置在所述頂部ILD層中并且電連接至所述頂部電極層。
[0085]上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的處理和結構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
【主權項】
1.一種電阻式隨機存取存儲器(RRAM)單元，包括: 底部電極層； 氧化鉭基層，布置在所述底部電極層上方； 復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方。2.根據權利要求1所述的RRAM單元，其中，所述第一金屬層包括鉿、鈦、鋯或鑭。3.根據權利要求1所述的RRAM單元，其中，所述第二金屬層包括鉭、鋁、鎢、釕或鉑。4.根據權利要求1所述的RRAM單元，其中，所述第一金屬層具有比所述第二金屬層更小的厚度。5.根據權利要求4所述的RRAM單元，其中，所述第一金屬層的厚度小于約70埃。6.根據權利要求1所述的RRAM單元，其中，所述第一金屬層的厚度為約10埃至約40埃，并且其中，所述第二金屬層的厚度為約75埃至約150埃。7.根據權利要求1所述的RRAM單元，其中，所述氧化鉭基層包括鉭、氧和至少一種其他元素。8.根據權利要求1所述的RRAM單元，其中，所述氧化鉭基層分成上部區域和下部區域，所述下部區域比所述上部區域具有更低的氧濃度，并且其中，所述RRAM單元還包括: 數據存儲區，包括所述下部區域并且配置為響應于外部電場而改變電阻；以及離子庫區，包括所述第一金屬層和所述上部區域，并且配置為存儲來自所述數據存儲區的氧離子。9.一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括: 形成多層堆疊件，所述多層堆疊件包括底部電極層、位于所述底部電極層上方的氧化鉭基層、位于所述氧化鉭基層上方的第一金屬覆蓋層、位于所述第一金屬覆蓋層上方的第二金屬覆蓋層、位于所述第二金屬覆蓋層上方的頂部電極層和位于所述頂部電極層上方的硬掩模層，其中，相比于所述第二金屬覆蓋層，所述第一金屬層與所述氧化鉭基層具有更高的反應性； 穿過所述硬掩模層、所述頂部電極層、所述第一金屬覆蓋層和所述第二金屬覆蓋層的區域實施垂直地延伸至所述氧化鉭基層的第一蝕刻；以及 穿過所述底部電極層和所述氧化鉭基層的未被所述硬掩模層掩蔽的區域實施第二蝕刻。10.一種具有電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括: 底部互連結構，包括底部層間介電(ILD)層和底部金屬化層； 底部電極層，位于所述底部互連結構上面并且電連接至所述底部金屬化層； 氧化鉭基層，布置在所述底部電極層上方； 復合覆蓋層，布置在所述氧化鉭基層上方并且鄰接所述氧化鉭基層，其中，所述復合覆蓋層包括第一金屬層和位于所述第一金屬層上面的第二金屬層，并且其中，相比于所述第二金屬層，所述第一金屬層與所述氧化鉭基層具有更高的反應性；以及頂部電極層，布置在所述復合覆蓋層上方；以及 頂部互連結構，包括頂部ILD層和頂部金屬化層，其中，所述頂部ILD層布置在所述底部ILD層上方，并且其中，所述頂部金屬化層布置在所述頂部ILD層中并且電連接至所述頂部電極層。
【文檔編號】H01L45/00GK105990521SQ201510731926
【公開日】2016年10月5日
【申請日】2015年11月2日
【發明人】金海光, 蔡正原, 林杏蓮
【申請人】臺灣積體電路制造股份有限公司