半導體裝置的制造方法
【專利摘要】實施方式的半導體裝置具有第1導電型的第1半導體區域、第1導電型的第2半導體區域、第2導電型的第3半導體區域、絕緣部、及半導體部。第2半導體區域設置于第1半導體區域的一部分上。第2半導體區域的第2導電型的載子濃度比第1半導體區域的第1導電型的載子濃度低。第3半導體區域設置于第2半導體區域上。絕緣部與第3半導體區域相接。絕緣部設置于第2半導體區域及第1半導體區域的周圍。半導體部設置于絕緣部的周圍。半導體部不與第1半導體區域相接。
【專利說明】
半導體裝置[0001]相關申請案[0002]本申請案享受以日本專利申請案2015-51580號(申請日:2015年3月16日)為 基礎申請案的優先權。本申請案通過參照此基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置。【背景技術】
[0004]二極管、MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)、及IGBT (Insulated Gate Bipolar Transistor，絕緣柵雙極性晶體管)等半導體裝置一直用于電力轉換電路等。這些半導體裝置的耐電壓較理想為較尚。
【發明內容】
[0005]本發明的實施方式提供一種耐電壓較高的半導體裝置。
[0006]實施方式的半導體裝置具有第1導電型的第1半導體區域、第1導電型的第2半導體區域、第2導電型的第3半導體區域、絕緣部、及半導體部。
[0007]第2半導體區域設置于第1半導體區域的一部分上。
[0008]第2半導體區域的第2導電型的載流子濃度比第1半導體區域的第1導電型的載流子濃度低。
[0009]第3半導體區域設置于第2半導體區域上。[〇〇1〇]絕緣部與第3半導體區域相接。絕緣部設置于第2半導體區域及第1半導體區域的周圍。
[0011]半導體部設置于絕緣部的周圍。半導體部不與第1半導體區域相接。【附圖說明】
[0012]圖1是第1實施方式的半導體裝置的俯視圖。
[0013]圖2是圖1的A-A’剖視圖。
[0014]圖3是將圖2的一部分放大的剖視圖。
[0015]圖4是例示第1實施方式的半導體裝置的特性的圖表。
[0016]圖5是表示第1實施方式的半導體裝置的制造步驟的步驟剖視圖。
[0017]圖6是表示第1實施方式的半導體裝置的制造步驟的步驟俯視圖。
[0018]圖7是圖6的A-A’剖視圖。
[0019]圖8是表示第1實施方式的半導體裝置的制造步驟的步驟剖視圖。
[0020]圖9是表示第1實施方式的半導體裝置的制造步驟的步驟剖視圖。
[0021]圖10是表示第1實施方式的半導體裝置的制造步驟的步驟俯視圖。
[0022]圖11是圖10的A-A’剖視圖。
[0023]圖12是表示第1實施方式的半導體裝置的制造步驟的步驟剖視圖。
[0024]圖13是例示第1實施方式的半導體裝置的特性的放大剖視圖。
[0025]圖14是第2實施方式的半導體裝置的剖視圖。【具體實施方式】
[0026]以下，針對本發明的各實施方式，一邊參照附圖一邊進行說明。
[0027]附圖是示意性或概念性的圖，各部分的厚度與寬度的關系、部分之間的大小的比率等不一定與實物相同。即便在表示相同部分時，也存在根據附圖不同而相互的尺寸或比率不同地表示的情況。
[0028]在本申請的說明書和各圖中，對于與已說明過的相同的要素附相同的符號，適當進行省略詳細的說明。
[0029]在各實施方式的說明中，使用XYZ正交座標系統。例如，相對于制作各實施方式的半導體裝置時所使用的襯底的主面平行的方向上，將相互正交的2個方向設為X方向及Y 方向。而且，將相對于所述X方向及Y方向雙方正交的方向設為Z方向(第1方向)。
[0030]在各實施方式的說明中，n+、n及p +、p的記法表示各導電型中的雜質濃度的相對高低。也就是說，n+表示n型的雜質濃度相對地比n高。p+表示p型的雜質濃度相對地比P lMj〇
[0031]關于以下要進行說明的各實施方式，可使各半導體區域的p型與n型反轉來實施各實施方式。[〇〇32](第1實施方式)
[0033]圖1是第1實施方式的半導體裝置100的俯視圖。
[0034]圖2是圖1的A-A’剖視圖。
[0035]圖1中省略了絕緣部10的一部分、陽極電極22、及絕緣層31。
[0036]圖1的B-B’剖視圖的半導體裝置100的結構例如與圖2所示的圖1的A-A’剖視圖的半導體裝置1〇〇的結構相同。
[0037]半導體裝置100例如為二極管。
[0038]半導體裝置100具有n+型(第1導電型)半導體區域1(第1半導體區域)、n型半導體區域2 (第2半導體區域)、p型(第2導電型)半導體區域3 (第3半導體區域)、 P+型半導體區域4、絕緣層11、絕緣區域12、陰極電極21、陽極電極22、及絕緣層31。
[0039]如圖1所示，p+型半導體區域4沿X-Y面被p型半導體區域3包圍。在p型半導體區域3的周圍設置有絕緣部10,在絕緣部10的周圍設置有半導體部18。
[0040]半導體裝置100的外緣(n+型半導體區域1的外緣)的形狀是任意的，例如為圖1 所示的四邊形。
[0041]如圖2所示，陰極電極21設置于n+型半導體區域1下，與n +型半導體區域1電連接。
[0042]n型半導體區域2設置于n +型半導體區域1的一部分上。p型半導體區域3設置于n型半導體區域2上，p +型半導體區域4選擇性地設置于p型半導體區域3上。
[0043]在p+型半導體區域4上設置有陽極電極22。在Z方向上，在陽極電極22的一部分與P型半導體區域3的一部分之間設置有絕緣層31。
[0044]n+型半導體區域1的另一部分上設置有絕緣部10。絕緣部10沿X-Y面設置于 n型半導體區域2及p型半導體區域3的周圍。
[0045]絕緣部10的-Z方向的端部與n+型半導體區域1相接。其中，絕緣部10的-Z方向的端部與n+型半導體區域1之間可設置n型半導體區域2的一部分。
[0046]半導體部18在絕緣部10的周圍沿X-Y面而設置。半導體部18不與n+型半導體區域1相接，與n+型半導體區域1相隔而設置。也就是說，在從n型半導體區域2朝向p 型半導體區域3的方向(Z方向)中，在n+型半導體區域1與半導體部18之間設置有間隔 SP。因此，半導體部18與設置于陰極電極21與陽極電極22之間的各半導體區域電分離， 具有浮動電位。半導體部18可在絕緣部10的周圍分斷為多個而設置。
[0047]接著，使用圖3對絕緣部10及半導體部18的結構更具體地進行說明。
[0048]圖3是將圖2的一部分放大的剖視圖。
[0049]如圖2及圖3所示，絕緣部10具有絕緣層11、絕緣區域12。
[0050]絕緣層11與n+型半導體區域l、n型半導體區域2、及p型半導體區域3相接。絕緣層11沿X-Y面設置于n+型半導體區域1的一部分、n型半導體區域2、及p型半導體區域3的周圍。
[0051]絕緣區域12沿X-Y面設置于絕緣層11的一部分的周圍。而且，絕緣層11的另一部分沿X-Y面設置于絕緣區域12的周圍。也就是說，絕緣區域12的上表面以外被絕緣層 11包圍。
[0052]半導體部18沿X-Y面設置于絕緣層11及絕緣區域12的周圍。半導體部18在X 方向及Y方向上隔著絕緣層11及絕緣區域12與n型半導體區域2面對面。半導體部18 可進一步與P型半導體區域3及p+型半導體區域4面對面。
[0053]半導體部18具有作為Z方向上的端部的第1端部181及第2端部182。第2端部 182在Z方向上位于第1端部181與n+型半導體區域1之間。
[0054]此處，將第1端部181與n+型半導體區域1之間的Z方向上的距離設為D1，將第 2端部182與n+型半導體區域1之間的Z方向上的距離設為D2。
[0055]將p型半導體區域3的上表面(p+型半導體區域4的上表面)與n +型半導體區域 1之間的Z方向上的距離設為D3,將半導體部18的Z方向上的長度設為L1。
[0056]圖4是例示第1實施方式的半導體裝置100的特性的圖表。具體來說，是表示當使D2/D1及L1/D3變化時，半導體裝置100的耐電壓的變化的模擬結果。
[0057]在圖4中，橫軸表不D2/D1，縱軸表不半導體裝置的耐電壓。圖表中的各個點表不針對L1/D3為以下各個值時的耐電壓。也就是說，正方形表示為0.69時的耐電壓，菱形表不為0.65時的耐電壓，三角表不為0.55時的耐電壓，星號表不為0.45時的耐電壓，圓圈表示為0.35時的耐電壓。
[0058]由圖4可知，在D2/D1為約0.4以下的范圍內，D2/D1越大，半導體裝置的耐電壓越高。可知，如果D2/D1為約0.3以下的范圍，那么如圖4中的單點鏈線所示，隨著D2/D1增加，耐電壓會大致線性地增加。此單點鏈線是將D2/D1為0.059且耐電壓為695.4V的點與 D1為0.319且耐電壓為871.5V的點連結而成的直線。
[0059]另一方面，針對未設置半導體部18且除半導體部18以外具有與半導體裝置100相同的結構的比較例的半導體裝置進行模擬，結果耐電壓為740V。
[0060]此處，圖4所示的單點鏈線用以下式⑴表示。
[0061]V = 677X (D2/Dl)+655…(1)
[0062]V表示半導體裝置的耐電壓。小數點后的數值省略。
[0063]如果在式(1)中代入比較例的半導體裝置的耐電壓即740V，那么作為D2/D1的值， 算出為約0.125。根據此結果可知，只要D2/D1為0.125以上，就可獲得具有耐電壓大于比較例的半導體裝置的耐電壓的半導體裝置。
[0064]接著，參照圖5?圖12,對半導體裝置100的制造方法的一個例子進行說明。
[0065]圖6及圖10是表示本實施方式的半導體裝置100的制造步驟的步驟俯視圖。圖 5、圖7?圖9、圖11及圖12是表示本實施方式的半導體裝置100的制造步驟的步驟剖視圖。
[0066]圖7表示圖6的A-A’剖面。圖11表示圖10的A-A’剖面。圖5、圖8、圖9及圖 11是與圖6及圖10的附A-A’線的位置對應的位置的剖視圖。
[0067]首先，準備n+型的半導體襯底S(以下稱為襯底S)。襯底S的主成分是硅(Si)。 襯底S的主成分也可以是砷化鎵、碳化矽、或氮化鎵等。
[0068]以下的說明是針對襯底S的主成分為Si的情況進行說明。
[0069]在襯底S上，通過一邊添加磷或砷等n型雜質一邊使Si外延生長，形成n型半導體層2a。然后，在n型半導體層2a上，通過一邊添加硼等p型雜質一邊使Si外延生長，形成p型半導體層3a。通過在p型半導體層3a上形成絕緣層，并將此絕緣層圖案化，形成絕緣層31a及絕緣層32。將此時的情況示于圖5。
[0070]接著，如圖6及圖7所示，在n型半導體層2a及p型半導體層3a形成開口 0P1。 如圖6及圖7所示，開口 0P1例如到達襯底S。通過此步驟，使n型半導體層2a及p型半導體層3a分斷成多個，如圖1?圖3所示，獲得n型半導體區域2及p型半導體區域3。
[0071]開口 0P1是使用光微影法及RIE (Reactive 1n Etching，反應性離子蝕刻)法形成。如圖6所示，開口 0P1是以沿X-Y面將n型半導體層2a的一部分及p型半導體層3a 的一部分包圍的方式形成為環狀。
[0072]接著，通過進行熱氧化在開口 0P1的內壁以絕緣層11的形式形成氧化硅膜。通過此步驟，使露出于開口 0P1的內壁的Si的懸鍵終止化。在進行熱氧化之前，可利用 ⑶E (Chemical Dry Etching，化學干式蝕刻)法或濕式蝕刻法去除利用RIE法產生有損傷的部分。
[0073]接著，如圖8所示，在形成有絕緣層11的開口 0P1的內部嵌入氧化硅等絕緣材料， 形成絕緣區域12。堆積在絕緣層31a上的多余絕緣材料可使用CMP(Chemical Mechanical Polishing，化學機械研磨)法去除。
[0074]接著，以使p型半導體區域3的一部分露出的方式去除絕緣層31a的一部分。與此同時，去除絕緣層32。然后，通過使用未圖示的掩模在p型半導體區域3部分地離子注入 P型雜質，形成P+型半導體區域4。然后，通過在p +型半導體區域4上形成金屬層，并將此金屬層圖案化，如圖9所示，形成陽極電極22。
[0075]接著，形成覆蓋絕緣部10的至少一部分、陽極電極22、及絕緣層31的未圖示的掩模。然后，使用此掩模，利用RIE法，將被多個開口 0P1所劃分的、n型半導體層2a及p型半導體層3a中的n型半導體區域2及p型半導體區域3以外的部分去除。
[0076]此時，一邊在絕緣部10的周圍形成半導體部18, 一邊將n型半導體層2a的一部分及P型半導體層3a的一部分去除。此種步驟例如使用波希(BOSCH)法而進行。
[0077]具體來說，首先，使用未圖示的掩模對p型半導體層3a的一部分進行蝕刻。蝕刻中可使用SF6等氟化硫氣體。接著，使用C4FS等氟化碳氣體，在絕緣部10的側壁形成保護膜。然后，將堆積在未被掩模覆蓋的區域的保護膜去除，再次對P型半導體層3a的一部分進行蝕刻。之后，再次在絕緣部10的側壁形成保護膜。通過重復這些順序將n型半導體層2a的一部分及p型半導體層3a的一部分去除，而形成開口 0P2。
[0078]此時，在供半導體部18設置的位置，通過減小X方向及Y方向的蝕刻速率(S卩，各向同性蝕刻成分)，使n型半導體區域2的一部分不被去除而殘留，形成半導體部18。或通過使形成于供半導體部18設置的位置的保護膜的膜厚比形成于其他位置的保護膜的膜厚更厚，使n型半導體區域2的一部分不被去除而殘留，形成半導體部18。將形成有開口 0P2及半導體部18時的情況示于圖10及圖11。
[0079]接著，對襯底S的背面進行研磨直到襯底S成為特定厚度。然后，如圖12所示，在襯底S的背面上形成陰極電極21a。之后，通過在圖12的虛線所示的位置進行切割，將襯底S及陰極電極21a分斷成多個，而獲得圖1?圖3所示的半導體裝置100。作為切割的方法，可使用利用刀片的機械切割、或激光切割、使用RIE技術的等離子切割等。
[0080]接著，針對本實施方式的作用及效果，一邊參照圖13 —邊進行說明。
[0081]圖13是例示第1實施方式的半導體裝置100的特性的放大剖視圖。具體來說，圖 13的虛線是示意性地表示，對陽極電極22施加相對于陰極電極21為正的電壓的狀態下的等電位線。
[0082]如圖13所示，等電位線沿n型半導體區域2與p型半導體區域3的pn接面擴展。 沿pn接面擴展的等電位線相對于絕緣層11與n型半導體區域2的接觸面大致垂直地交叉。而且，等電位線的一部分沿P型半導體區域3向陽極電極22側彎曲，等電位線的另一部分以通過半導體部18的第2端部182與n+型半導體區域1之間的方式向陰極電極21側彎曲。
[0083]原因在于，當對陽極電極22施加電壓時，隨著陽極電極22的電位變高，半導體部 18的電位也會變高。
[0084]另一方面，當在未設置有半導體部18的比較例的半導體裝置的情況下，更多的等電位線在絕緣部10中沿P型半導體區域3向陽極電極22側彎曲。因此，在n型半導體區域2與p型半導體區域3的pn接面之中，位于端的部分P1的電場強度變高。
[0085]也就是說，根據設置有半導體部18的本實施方式的半導體裝置，可減少沿p型半導體區域3向陽極電極22側彎曲的等電位線，且可減小部分P1處的電場強度。結果，可提高半導體裝置的耐電壓。
[0086]此時，如圖4的說明所述，理想的是D2/D1為0.125以上。更理想的是D2/D1為 0.25以上。原因在于，如圖4所示，D2/D1若為0.25以上，便能獲得800V以上的更優耐電壓。
[0087](第2實施方式)
[0088]圖14是第2實施方式的半導體裝置200的剖視圖。
[0089]半導體裝置200例如為MOSFET。[〇〇9〇]半導體裝置200具有n+型漏極區域1 (第1半導體區域)、n型半導體區域2 (第2半導體區域)、p型基極區域3 (第3半導體區域)、n+型源極區域5 (第4半導體區域)、 柵極絕緣層6、柵極電極7、絕緣層11、絕緣區域12、漏極電極21、源極電極22、及絕緣層31。
[0091]圖14是半導體裝置200的X-Z剖面的情況，半導體裝置200的Y-Z剖面的結構例如與圖14所示的X-Z剖面的結構相同。
[0092]在本實施方式中，關于n+型漏極區域1、n型半導體區域2、絕緣部10、漏極電極 21、及源極電極22的結構，例如可采用與第1實施方式的n+型半導體區域l、n型半導體區域2、絕緣部10、陰極電極21、及陽極電極22相同的結構。
[0093]p型基極區域3選擇性地設置于n型半導體區域2上。n +型源極區域5選擇性地設置于P型基極區域3上。在X方向上，在柵極電極7、n型半導體區域2的一部分、p型基極區域3、及n+型源極區域5的一部分之間設置有柵極絕緣層6。
[0094]源極電極22設置于p型基極區域3上及n+型源極區域5上，與n +型源極區域5 電連接。在柵極電極7與源極電極22之間設置有絕緣層，柵極電極7與源極電極22電分離。
[0095]絕緣部10沿X-Y面設置于n型半導體區域2及p型基極區域3的周圍。半導體部18沿X-Y面設置于絕緣部10的周圍。
[0096]在對漏極電極21施加相對于源極電極22為正的電壓的狀態下，對柵極電極7施加閾值以上的電壓，由此M0SFET變為導通狀態。此時，在p型基極區域3的柵極絕緣層6 附近的區域形成通道(反轉層)。
[0097]根據本實施方式，與第1實施方式同樣地，通過設置半導體部18,可提高半導體裝置的耐電壓。
[0098]在圖14所示的例子中，半導體裝置200是柵極電極7設置于半導體層中的溝槽型 M0SFET，也可以是柵極電極7設置于半導體層的表面上的平面型M0SFET。當半導體裝置200 是平面型M0SFET時，n型半導體區域2的一部分、p型基極區域3、及n +型源極區域5的一部分上隔著柵極絕緣層6而設置有柵極電極7。
[0099]或者，半導體裝置200也可以是IGBT。當半導體裝置200是IGBT時，半導體裝置 2〇〇還具有設置于陰極電極21與n+型半導體區域1之間的p +型半導體區域。[〇1〇〇]關于以上所說明的各實施方式的各半導體區域之間的雜質濃度的相對高低，例如可使用SCM(scanning capacitance microscope，掃描式電容顯微鏡)進行確認。各半導體區域的載流子濃度可看作與各半導體區域中活化的雜質濃度等同。因此，關于各半導體區域之間的載流子濃度的相對高低，也可以使用SCM進行確認。
[0101]以上，例示了本發明的若干實施方式，所述實施方式是作為例子而提示，并不意圖限定發明的范圍。所述新穎的實施方式可以其他各種形態實施，在不脫離發明主旨的范圍內可進行各種省略、置換、變更等。關于實施方式所包含的例如n+型半導體區域、n型半導體區域、P型半導體區域、P+型半導體區域、P型基極區域、n +型源極區域、陰極電極、及陽極電極等各要素的具體構成，業者可從眾所周知的技術中適當地進行選擇。所述實施方式或其變化例包含在發明的范圍或主旨中，且包含在權利要求所記載的發明及其均等的范圍內。而且，所述各實施方式可相互組合而實施。
【主權項】
1.一種半導體裝置，其特征在于具備:第1導電型的第1半導體區域；第1導電型的第2半導體區域，設置于所述第1半導體區域上，且所述第2半導體區域 的第1導電型的載流子濃度比所述第1半導體區域的第1導電型的載流子濃度低；第2導電型的第3半導體區域，設置于所述第2半導體區域上；絕緣部，設置于所述第1半導體區域及所述第2半導體區域周圍，且所述絕緣部與所述 第2半導體區域相接；及半導體部，設置于所述絕緣部的周圍，且所述半導體部不與所述第1半導體區域相接。2.根據權利要求1所述的半導體裝置，其特征在于:所述第1半導體區域與所述半導 體部之間設置有間隔。3.根據權利要求2所述的半導體裝置，其特征在于:所述半導體部具有從所述第2半導體區域朝向所述第3半導體區域的第1方向的第1 端部及第2端部，所述第2端部在所述第1方向位于所述第1端部與所述第1半導體區域之間，所述第1方向的所述第1端部與所述第1半導體區域之間的距離D1、及 所述第1方向的所述第2端部與所述第1半導體區域之間的所述第1方向的距離D2 為D2/D1 ^ 0.125〇4.根據權利要求3所述的半導體裝置，其特征在于:D2/D1 3 0.25。5.根據權利要求1所述的半導體裝置，其特征在于還具備:第1導電型的第4半導體區域，選擇性地設置于所述第2半導體區域上；柵極電極；及柵極絕緣層，設置于所述柵極電極與所述第2半導體區域之間。6.根據權利要求1所述的半導體裝置，其特征在于:所述半導體部包含半導體材料，且 所述絕緣部包含所述半導體材料的氧化物。7.根據權利要求1所述的半導體裝置，其特征在于:所述半導體部的電位浮動。8.—種半導體裝置，其特征在于具備:第1導電型的第1半導體區域；第1導電型的第2半導體區域，設置于所述第1半導體區域上，且所述第2半導體區域 的第1導電型的載流子濃度比所述第1半導體區域的第1導電型的載流子濃度低；第2導電型的第3半導體區域，設置于所述第2半導體區域上；絕緣部，設置于所述第1半導體區域及所述第2半導體區域周圍，且所述絕緣部與所述 第2半導體區域相接；及半導體部，設置于所述絕緣部的周圍，且所述半導體部與所述第1半導體區域電分離。9.根據權利要求8所述的半導體裝置，其特征在于:所述半導體部包含半導體材料，且 所述絕緣部包含所述半導體材料的氧化物。10.根據權利要求8所述的半導體裝置，其特征在于:所述半導體部的電位浮動。
【文檔編號】H01L29/868GK105990455SQ201510556134
【公開日】2016年10月5日
【申請日】2015年9月2日
【發明人】福田達夫
【申請人】株式會社東芝