薄膜晶體管的制作方法
【專利摘要】本發明公開了一種薄膜晶體管，其包括柵極、第一柵極介電層、第二柵極介電層、通道層、源極和漏極。柵極設置在基板上。第一柵極介電層設置在柵極及基板上，第一柵極介電層的硅氫鍵含量與氮氫鍵含量的比值介于0.2與1.0之間。第二柵極介電層設置在第一柵極介電層上，第二柵極介電層的硅氫鍵含量與氮氫鍵含量的比值介于0.01與0.2之間。通道層設置在第二柵極介電層上。源極和漏極設置在通道層上且位于通道層的相對兩側。本發明的薄膜晶體管應用在顯示面板上，可提升顯示面板中像素的反應速度，進而改善畫面殘影的問題。
【專利說明】
薄膜晶體管
技術領域
[0001] 本發明涉及一種薄膜晶體管，且特別涉及一種具有高載子迀移率（Carrier Mobility)的薄膜晶體管。
【背景技術】
[0002] 薄膜晶體管目前已廣泛應用在平面顯示面板上，例如液晶顯示面板或有機發光 二極管（Organic Light-Emitting Diode ;0LED)顯示面板。現今常見的薄膜晶體管主 要有三種類型，分別為非晶娃薄膜晶體管（Amorphous Silicon ;a-Si)、低溫多晶娃（Low Temperature Polysilicon ;LTPS)薄膜晶體管和氧化銦嫁鋅（Indium Gallium Zinc Oxide ;IGZ0)薄膜晶體管等。這三種薄膜晶體管各有特色，例如，非晶硅薄膜晶體管的制造 成本低，低溫多晶硅薄膜晶體管的載子移動率高，而氧化銦鎵鋅薄膜晶體管則是具有介于 非晶硅薄膜晶體管的制造成本與低溫多晶硅薄膜晶體管之間的優點。
[0003] -般而言，在大尺寸顯示面板的生產上，大多選擇使用非晶硅薄膜晶體管作為顯 示面板中像素的驅動晶體管。然而，非晶硅薄膜晶體管的載子移動率低，像素的反應速度較 慢，導致易于發生畫面殘影的情形。
【發明內容】
[0004] 本發明的目的是在于提供一種薄膜晶體管，其提供比現有薄膜晶體管高的載子迀 移率。將本發明的薄膜晶體管應用在顯示面板上，可提升顯示面板中像素的反應速度，進而 改善畫面殘影的問題。
[0005] 根據本發明的上述目的，提出一種薄膜晶體管，該薄膜晶體管包括柵極、第一柵極 介電層、第二柵極介電層、通道層、源極和漏極。柵極設置在基板上。第一柵極介電層設置在 該柵極及該基板上，且第一柵極介電層的娃氫鍵含量與氮氫鍵含量的比值介于〇. 2與1. 0 之間。第二柵極介電層設置在第一柵極介電層上，且第二柵極介電層的硅氫鍵含量與氮氫 鍵含量的比值介于0.01與0.2之間。通道層設置在第二柵極介電層上。源極和漏極設置 在所述通道層上且位于通道層的相對兩側，且源極和漏極之間具有間隔。
[0006] 根據本發明的一個實施例，上述第二柵極介電層的厚度介于300埃與750埃之間。
[0007] 根據本發明的又一個實施例，上述第一柵極介電層的厚度與上述第二柵極介電層 的厚度的和介于2000埃與4000埃之間。
[0008] 根據本發明的又一個實施例，上述第二柵極介電層的介電常數介于6與7之間。
[0009] 根據本發明的又一個實施例，上述第一柵極介電層和上述第二柵極介電層各自包 括氮化硅層。
[0010] 根據本發明的上述目的，提出一種薄膜晶體管，該薄膜晶體管包括源極、漏極、通 道層、第一柵極介電層、第二柵極介電層和柵極。源極和漏極設置在基板上，且源極與漏極 之間具有間隔。通道層設置在源極、漏極和基板上且覆蓋源極與漏極之間的間隔。第一柵 極介電層設置在通道層上，且第一柵極介電層的硅氫鍵含量與氮氫鍵含量的比值介于〇. 01 與0. 2之間。第二柵極介電層設置在第一柵極介電層上，且第二柵極介電層的硅氫鍵含量 與氮氫鍵含量的比值介于〇. 2與1. 0之間。柵極設置在第二柵極介電層上。
[0011] 根據本發明的一個實施例，上述第一柵極介電層的厚度介于300埃與750埃之間。
[0012] 根據本發明的又一個實施例，上述第一柵極介電層的厚度與上述第二柵極介電層 的厚度的和介于2000埃與4000埃之間。
[0013] 根據本發明的又一個實施例，上述第一柵極介電層的介電常數介于6與7之間。
[0014] 根據本發明的又一個實施例，上述第一柵極介電層和上述第二柵極介電層各自包 括氮化硅層。
[0015] 綜上所述，本發明薄膜晶體管具有兩層柵極介電層，且按本發明所公開的這兩層 柵極介電層硅氫鍵含量與氮氫鍵含量的比值范圍、介電常數范圍和厚度范圍，可有效提高 薄膜晶體管的載子迀移率。將本發明薄膜晶體管應用在顯示面板上，可提升顯示面板中像 素的反應速度，進而改善畫面殘影的問題。
【附圖說明】
[0016] 為讓本發明的上述和其他目的、特征、優點與實施例能更明顯易懂，【附圖說明】如 下：
[0017] 圖1是根據本發明一個實施例薄膜晶體管的示意圖；以及
[0018] 圖2是根據本發明又一個實施例薄膜晶體管的示意圖。
【具體實施方式】
[0019] 以下詳細討論本發明的實施例。然而，可以理解的是，實施例提供許多可應用的發 明概念，其可實施于各式各樣的特定內容中。所討論的特定實施例僅供說明，并非用以限定 本發明的范圍。
[0020] 請參照圖1，圖1是根據本發明一個實施例薄膜晶體管100的示意圖。薄膜晶體 管100設置在基板102上，其中基板102可包括但不限于玻璃基板、半導體基板或塑膠基板 等。在本實施例中，薄膜晶體管1〇〇是底柵極（bottom-gate)薄膜晶體管，且其包含柵極 104、柵極介電層106、柵極介電層108、通道層110、源極112、漏極114和保護層116。柵極 104設置在基板102上。柵極104的材料可包括鉻、鎢、鉭、鈦、鉬、鋁、銅等金屬元素，或是包 括上述金屬元素的任意組合所形成的合金或化合物等，但不限于此。柵極104可通過下列 步驟形成。首先，使用物理氣相沉積法（Physical Vapor Deposition ;PVD)或其他沉積方 法，在基板102上沉積金屬層，接著再經由微影和蝕刻等工藝過程，僅保留金屬層的一部分 作為柵極104,而另一部分則是經由光刻去除。
[0021] 柵極介電層106設置在柵極104和基板102上，且柵極介電層106覆蓋柵極104。 柵極介電層106可通過等離子體化學氣相沉積法（Plasma Chemical Vapor Deposition; PCVD)、等離子體增強化學氣相沉積法（Plasma Enhanced Chemical Vapor Deposition; PECVD)或其他類似沉積方法沉積包括氮化硅的材料而形成。在一些實施例中，柵極介電層 106的硅氫鍵（Si-H)含量與氮氫鍵（N-H)含量的比值介于0. 2與1. 0之間。此外，在一些 實施例中，柵極介電層106的介電常數介于5與7之間。
[0022] 柵極介電層108設置在柵極介電層106上。類似地，柵極介電層108可通過等離 子體化學氣相沉積法、等離子體增強化學氣相沉積法或其他類似沉積方法沉積包含氮化硅 的材料而形成。在一些實施例中，柵極介電層108的娃氫鍵含量與氮氫鍵含量的比值介于 0. 01與0. 2之間。在一些實施例中，柵極介電層108的厚度介于300埃（angstrom ;A:)與 750埃之間。此外，在一些實施例中，柵極介電層108的介電常數介于6與7之間。
[0023] 根據上述有關柵極介電層106和柵極介電層108的說明，柵極介電層106的硅氫 鍵含量與氮氫鍵含量的比值大于柵極介電層108的硅氫鍵含量與氮氫鍵含量的比值。此 外，在一些實施例中，柵極介電層106和柵極介電層108的厚度的和介于2000埃與4000埃 之間。
[0024] 通道層110設置在柵極介電層108上，用來提供薄膜晶體管100中電子移動的途 徑。在本實施例中，如圖1所示，通道層110包括非晶娃（Amorphous Silicon)層110A和 摻雜非晶硅層110B。其中，非晶硅層110A包括氫化非晶硅（a-Si:H)材料，且摻雜非晶硅 層110B包括N型摻雜（N-type doped)氫化非晶硅材料。在一些實施例中，摻雜非晶硅層 110B包括N型重度摻雜（N-type heavily doped)氫化非晶娃材料。
[0025] 形成非晶硅層110A和摻雜非晶硅層110B的步驟如下。首先，使用化學氣相沉積 法或其他沉積方法，在柵極介電層108上按序沉積非晶硅材料和摻雜非晶硅材料。接著再 經由微影和蝕刻等工藝過程，對沉積在柵極介電層108上的非晶硅材料和摻雜非晶硅材料 進行圖案化，以形成如圖1所示的非晶硅層110A與摻雜非晶硅層110B。
[0026] 源極112和漏極114設置在通道層110和柵極介電層108上，且分別位于通道層 110的相對兩側。源極112和漏極114的材料可包括鉻、鎢、鉭、鈦、鉬、鋁、銅等金屬元素，或 是包括上述金屬元素的任意組合所形成的合金或化合物等，但不限于此。源極112和漏極 114可通過下列步驟形成。首先，使用物理氣相沉積法或其他沉積方法，在通道層110和柵 極介電層108上沉積金屬層，接著再經由微影和蝕刻等工藝過程，去除沉積在通道層110上 方的金屬層的部分，且金屬層未被去除的部分分別作為源極112和漏極114。在對此金屬層 蝕刻的過程中，同時也去除非晶硅層110A和摻雜非晶硅層110B的部分。
[0027] 最后，在源極112、柵極114和通道層110上形成保護層116。保護層116覆蓋住源 極112、柵極114和通道層110,用來保護薄膜晶體管100,避免薄膜晶體管100受到外部水 氣、氧氣或雜質的污染。保護層116的材料可包括但不限于氧化硅、氮化硅或氮氧化硅等。 此外，保護層116可以是單層或多層結構。
[0028] 薄膜晶體管100的特點在于其具有兩層柵極介電層，即柵極介電層106和柵極介 電層108,且柵極介電層106和柵極介電層108的娃氫鍵含量與氮氫鍵含量的比值不同。按 上述實施例所實施的兩層柵極介電層的硅氫鍵含量與氮氫鍵含量的比值范圍、介電常數范 圍和厚度范圍，可有效提高薄膜晶體管的載子迀移率（Carrier Mobility)。相較于現有非 晶硅薄膜晶體管，本發明的薄膜晶體管具有較高的載子迀移率，應用在顯示面板上可提升 像素的反應速度，進而改善畫面殘影的問題。
[0029] 上述實施例的技術特征也可以應用在頂柵極（top-gate)薄膜晶體管上。請參照 圖2,圖2是根據本發明又一個實施例薄膜晶體管200的示意圖。薄膜晶體管200設置在 基板202上，其中基板202可包括但不限于玻璃基板、半導體基板或塑膠基板等。在本實 施例中，薄膜晶體管200是頂柵極薄膜晶體管，且其包含阻障層204、絕緣層206、源極208、 漏極210、通道層212、柵極介電層214、柵極介電層216、柵極218和保護層220。阻障層 204設置在基板202上，用來阻擋背光通過基板202入射到通道層212,避免光致漏電流 (photo-induced leakage current)的產生。阻障層204包括不透光材料，其可以是由金 屬、半導體或非金屬所組成。
[0030] 絕緣層206設置在阻障層204和基板202上，且覆蓋住阻障層204。絕緣層206可 包括例如聚酰亞胺（Polyimide ;PI)、聚乙稀醇（Polyvinyl Alcohol ;PVA)或聚甲基丙稀酸 甲酯（Polymethyl Methacrylate ;PMMA)等有機絕緣材料，或是例如氧化娃或氮化娃等無 機絕緣材料，但不限于此。絕緣層206可通過化學氣相沉積法其他類似沉積方法沉積絕緣 材料而形成。
[0031] 源極208和漏極210設置在絕緣層206上，且源極208與漏極210之間具有間隔。 源極208和漏極210的材料可包括鉻、鎢、鉭、鈦、鉬、鋁、銅等金屬元素，或是包括上述金屬 元素的任意組合所形成的合金或化合物等，但不限于此。源極208和漏極210可通過下列步 驟形成。首先，使用物理氣相沉積法或其他沉積方法，在絕緣層206上沉積金屬層，接著再 經由微影和蝕刻等工藝過程，將沉積于絕緣層206上的金屬層的部分去除，以形成源極208 和漏極210,且使源極208與漏極210之間具有間隔。
[0032] 在一些實施例中，薄膜晶體管200可不具有阻障層204和絕緣層206,使得源極 208和漏極210直接形成在基板202上。
[0033] 通道層212設置在源極208、漏極210和絕緣層206上，用來提供薄膜晶體管200 中電子移動的途徑。在本實施例中，如圖2所不，通道層212包括非晶娃層212A和慘雜非 晶硅層212B。其中，非晶硅層212A包括N型摻雜氫化非晶硅材料，且摻雜非晶硅層212B包 括氫化非晶硅材料。在一些實施例中，摻雜非晶硅層212B包括N型重度摻雜氫化非晶硅材 料。
[0034] 非晶硅層212A和摻雜非晶硅層212B通過使用化學氣相沉積法或其他沉積方法在 源極208、漏極210和絕緣層206上按序形成，使得摻雜非晶硅層212B覆蓋源極208和漏極 210,且非晶硅層212A覆蓋摻雜非晶硅層212B和源極208與漏極210之間的間隔。
[0035] 柵極介電層214設置在通道層212上，且柵極介電層214覆蓋通道層212。柵極介 電層214可通過等離子體化學氣相沉積法、等離子體增強化學氣相沉積法或其他類似沉積 方法沉積包含氮化硅的材料而形成。在一些實施例中，柵極介電層214的硅氫鍵含量與氮 氫鍵含量的比值介于〇. 01與〇. 2之間。在一些實施例中，柵極介電層214的厚度介于300 埃與750埃之間。此外，在一些實施例中，柵極介電層214的介電常數介于6與7之間。
[0036] 柵極介電層216設置在柵極介電層214上，且柵極介電層216覆蓋柵極介電層 214。柵極介電層216可通過等離子體化學氣相沉積法、等離子體增強化學氣相沉積法或其 他類似沉積方法沉積包含氮化硅的材料而形成。在一些實施例中，柵極介電層216的硅氫 鍵含量與氮氫鍵含量的比值介于〇. 2與1. 0之間。此外，在一些實施例中，柵極介電層216 的介電常數介于5與7之間。
[0037] 在薄膜晶體管200的實施例中，柵極介電層216的娃氫鍵含量與氮氫鍵含量的比 值大于柵極介電層214的娃氫鍵含量與氮氫鍵含量的比值。此外，在一些實施例中，柵極介 電層214和柵極介電層216的厚度的和介于2000埃與4000埃之間。
[0038] 柵極218設置在柵極介電層216上。柵極218的材料可包括鉻、鎢、鉭、鈦、鉬、鋁、 銅等金屬元素，或是包括上述金屬元素的任意組合所形成的合金或化合物等使用物理氣相 沉積法或其他沉積方法，但不限于此。
[0039] 保護層220設置在柵極218上，且保護層220覆蓋柵極218,用來保護薄膜晶體管 200,避免其受到外部水氣、氧氣或雜質的污染。保護層220的材料可包括但不限于氧化硅、 氮化硅或氮氧化硅等。此外，保護層220可以是單層或多層結構。
[0040] 綜上所述，本發明薄膜晶體管具有兩層柵極介電層，且按本發明所公開的這兩層 柵極介電層硅氫鍵含量與氮氫鍵含量的比值范圍、介電常數范圍和厚度范圍，可有效提高 薄膜晶體管的載子迀移率。將本發明薄膜晶體管應用在顯示面板上，可提升顯示面板中像 素的反應速度，進而改善畫面殘影的問題。
[0041] 雖然本發明已以實施方式公開如上，然其并非用來限定本發明，任何本領域技術 人員，在不脫離本發明的精神和范圍內，可作各種不同的選擇和改變，因此本發明的保護范 圍應以權利要求書及其等同形式所限定。
【主權項】
1. 一種薄膜晶體管，其特征在于，所述薄膜晶體管包括： 柵極，其設置在基板上； 第一柵極介電層，其設置在所述柵極和所述基板上，所述第一柵極介電層的硅氫鍵含 量與氮氫鍵含量的比值介于0. 2與1. 0之間； 第二柵極介電層，其設置在所述第一柵極介電層上，所述第二柵極介電層的硅氫鍵含 量與氮氫鍵含量的比值介于〇. 01與〇. 2之間； 通道層，其設置在所述第二柵極介電層上；以及 源極和漏極，其均設置在所述通道層上，所述源極和所述漏極位于所述通道層的相對 兩側，且所述源極與所述漏極之間具有間隔。2. 如權利要求1所述的薄膜晶體管，其特征在于，所述第二柵極介電層的厚度介于300 埃與750埃之間。3. 如權利要求1所述的薄膜晶體管，其特征在于，所述第一柵極介電層的厚度與所述 第二柵極介電層的厚度的和介于2000埃與4000埃之間。4. 如權利要求1所述的薄膜晶體管，其特征在于，所述第二柵極介電層的介電常數介 于6與7之間。5. 如權利要求1所述的薄膜晶體管，其特征在于，所述第一柵極介電層和所述第二柵 極介電層各自包括氮化硅層。6. -種薄膜晶體管，其特征在于，所述薄膜晶體管包括： 源極和漏極，其均設置在基板上，且所述源極與所述漏極之間具有間隔； 通道層，其設置在所述源極、所述漏極和所述基板上，所述通道層覆蓋所述間隔； 第一柵極介電層，其設置在所述通道層上，所述第一柵極介電層的硅氫鍵含量與氮氫 鍵含量的比值介于〇. 01與〇. 2之間； 第二柵極介電層，其設置在所述第一柵極介電層上，所述第二柵極介電層的硅氫鍵含 量與氮氫鍵含量的比值介于〇. 2與1. 0之間；以及 柵極，其設置在所述第二柵極介電層上。7. 如權利要求6所述的薄膜晶體管，其特征在于，所述第一柵極介電層的厚度介于300 埃與750埃之間。8. 如權利要求6所述的薄膜晶體管，其特征在于，所述第一柵極介電層的厚度與所述 第二柵極介電層的厚度的和介于2000埃與4000埃之間。9. 如權利要求6所述的薄膜晶體管，其特征在于，所述第一柵極介電層的介電常數介 于6與7之間。10. 如權利要求6所述的薄膜晶體管，其特征在于，所述第一柵極介電層和所述第二柵 極介電層各自包括氮化硅層。
【文檔編號】H01L29/51GK105990448SQ201510085512
【公開日】2016年10月5日
【申請日】2015年2月16日
【發明人】王永慶
【申請人】南京瀚宇彩欣科技有限責任公司, 瀚宇彩晶股份有限公司