半導體裝置的制造方法
【專利摘要】實施方式的半導體裝置具有第1導電型的第1半導體區域、第2導電型的第2半導體區域、第1導電型的第3半導體區域、第1電極、第1絕緣層、及第2電極。第1半導體區域具有第1區域與第2區域。第2區域設置于第1區域的周圍。第2半導體區域設置于第1半導體區域上。第3半導體區域設置于第1半導體區域上。第1電極設置于第3半導體區域上。第1電極與第3半導體區域電性連接。第1絕緣層設置于第1電極上。第2電極設置于第2半導體區域上。第2電極與第2半導體區域電性連接。第2電極的一部分位于第1絕緣層上。
【專利說明】半導體裝置
[_1] L相關串請案I
[0002]本申請案享有以日本專利申請2015-52245號(申請日:2015年3月16日)為基礎申請案的優先權。本申請案通過參照此基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置。
【背景技術】
[0004]在電力控制等用途中所使用的二極管或M0SFET(Metal Oxide SemiconductorField Effect Transistor，金屬氧化物半導體場效應晶體管)、IGBT(Insulated GateBipolar Transistor，絕緣柵雙極晶體管)等半導體裝置中，為了提高耐受電壓而在元件區域的周圍設置終端區域。存在如下情況:在終端區域的陰極側，為了抑制從元件區域擴展的空乏層到達半導體裝置的外緣，而設置具有與陽極電極的電位大致相等的電位的半導體區域、及連接于此半導體區域的電極。在此情況下，由于連接于半導體區域的電極與陰極電極之間的距離較短，因此這些電極之間的電場強度變高。
[0005]另一方面，在半導體裝置的使用時或可靠性測試中，因施加至半導體裝置的熱及電壓，而導致密封樹脂等半導體裝置外部的材料中所包含的離子移動至設置于這些電極之間的絕緣部。此時，如果電極間的電場強度較高，則移動至絕緣部的離子在絕緣部的內部極化。從而存在如下情況:因離子在絕緣部的內部極化而導致半導體區域中的電場分布受到影響，從而半導體裝置的耐受電壓劣化。
[0006]因此，于在終端區域具有半導體區域、及連接于該半導體區域的電極的半導體裝置中，需要可抑制耐受電壓的變動的技術。
【發明內容】
[0007]本發明的實施方式提供一種能夠抑制終端區域中的耐受電壓的變動的半導體裝置。
[0008]實施方式的半導體裝置具有第I導電型的第I半導體區域、第2導電型的第2半導體區域、第I導電型的第3半導體區域、第I電極、第I絕緣層、及第2電極。
[0009]第I半導體區域具有第I區域與第2區域。第2區域設置于第I區域的周圍。
[0010]第2半導體區域設置于第I半導體區域上。
[0011]第3半導體區域設置于第I半導體區域上。
[0012]第I電極設置于第3半導體區域上。第I電極與第3半導體區域電性連接。
[0013]第I絕緣層設置于第I電極上。
[0014]第2電極設置于第2半導體區域上。第2電極與第2半導體區域電性連接。第2電極的一部分位于第I絕緣層上。
【附圖說明】
[0015]圖1是表示第I實施方式的半導體裝置的俯視圖。
[0016]圖2是圖1的A-A’剖視圖。
[0017]圖3是圖1的B-B’剖視圖。
[0018]圖4是圖1的C-C’剖視圖。
[0019]圖5是圖1的D-D’剖視圖。
[0020]圖6是表示第2實施方式的半導體裝置的俯視圖。
[0021]圖7是圖6的A-A’剖視圖。
[0022]圖8是表示第3實施方式的半導體裝置的俯視圖。
[0023]圖9是圖8的A-A’剖視圖。
[0024]圖10是表示第4實施方式的半導體裝置的一部分的剖視圖。
[0025]圖11是表示第5實施方式的半導體裝置的俯視圖。
[0026]圖12是圖11的A-A’剖視圖。
【具體實施方式】
[0027]以下，一邊參照附圖一邊對本發明的各實施方式進行說明。
[0028]附圖為示意圖或概念圖，各部分的厚度與寬度的關系、部分之間的大小的比率等未必與實際情況相同。即便是表示相同部分的情況，也存在相互的尺寸或比率根據附圖而不同地表示的情況。
[0029]在本申請案的說明書與各圖中，對與已說明的要素相同的要素標注相同的符號，并適當省略詳細的說明。
[0030]在各實施方式的說明中，使用XYZ正交座標系。將與半導體層S的主面平行的方向、且相互正交的2個方向設為X方向(第3方向)及Y方向(第2方向)，將與這些X方向及Y方向的兩者正交的方向設為Z方向(第I方向)。
[0031]在以下的說明中，n+、n、n及p+、p、p的記載是表示各導電型的雜質濃度的相對性的高低。即，n+表示η型的雜質濃度相對高于η，η表示η型的雜質濃度相對低于η。ρ +表示P型的雜質濃度相對高于P，P表示P型的雜質濃度相對低于P。
[0032]也可針對以下所說明的各實施方式，使各半導體區域的ρ型與η型反轉而實施各實施方式。
[0033](第I實施方式)
[0034]使用圖1?圖5對第I實施方式的半導體裝置100進行說明。
[0035]圖1是表示第I實施方式的半導體裝置100的俯視圖。
[0036]圖2是圖1的Α-Α’剖視圖。
[0037]圖3是圖1的Β-Β’剖視圖。
[0038]圖4是圖1的C-C’剖視圖。
[0039]圖5是圖1的D-D’剖視圖。
[0040]在圖1中，用虛線表不多個柵極電極11的一部分。
[0041]第I實施方式的半導體裝置100例如為M0SFET。
[0042]第I實施方式的半導體裝置100具有η+型漏極區域1、η型半導體區域2 (第I導電型的第I半導體區域)、P型基極區域3 (第2導電型的第2半導體區域)、n+型源極區域4 (第I導電型的第5半導體區域)、n+型半導體區域5 (第I導電型的第3半導體區域)、柵極絕緣層10、柵極電極11、場板電極13、絕緣層23、絕緣層25(第I絕緣層)、漏極電極30、源極電極31(第2電極)、電極33(第I電極)、電極35、及電極37。
[0043]半導體層S具有正面SI與背面S2。源極電極31設置于半導體層S的正面SI偵牝漏極電極30設置于半導體層S的背面S2偵U。
[0044]圖1所示的二點鏈線的內側的區域為形成有包含ρ型基極區域3及n+型源極區域4、柵極電極11等的MOSFET的元件區域Rl (第I區域)。另一方面，圖1所示的二點鏈線的外側的區域為不包含MOSFET的終端區域R2 (第2區域)。如圖1所示，終端區域R2設置于元件區域Rl的周圍。
[0045]如圖2所示，n+型漏極區域I設置于半導體層S的背面S2側。η +型漏極區域I設置于元件區域Rl及終端區域R2的兩者。η+型漏極區域I與漏極電極30電性連接。
[0046]η型半導體區域2在元件區域Rl及終端區域R2設置于η +型漏極區域I上。
[0047]ρ型基極區域3在元件區域Rl中選擇性地設置于η型半導體區域2上。ρ型基極區域3例如在X方向上設置有多個，各個P型基極區域3沿Y方向延伸。
[0048]η+型源極區域4在半導體層S的正面SI部分選擇性地設置于P型基極區域3上。η+型源極區域4在X方向上設置有多個，各個η +型源極區域4沿Y方向延伸。
[0049]在元件區域Rl中，在正面SI上設置有柵極電極11。柵極電極11在X方向上設置有多個。各個柵極電極11隔著柵極絕緣層10而與η型半導體區域2的一部分、ρ型基極區域3、及η+型源極區域4的一部分對向。
[0050]在正面SI上設置有源極電極31。ρ型基極區域3及η+型源極區域4與源極電極31電性連接。在柵極電極11與源極電極31之間設置有絕緣層，柵極電極11與源極電極31電性分離。
[0051]在對漏極電極30施加有相對于源極電極31為正的電壓的狀態下，對柵極電極11施加閾值以上的電壓，由此MOSFET成為導通狀態。此時，在ρ型基極區域3的柵極絕緣層10附近的區域形成通道(反轉層)。
[0052]在終端區域R2的正面SI上設置有場板電極13。場板電極13被絕緣層23包圍，而與柵極電極U、漏極電極30、及源極電極31電性分離。
[0053]對場板電極13施加例如相對于η型半導體區域2為負的電壓。通過對場板電極13施加電壓，而使多個ρ型基極區域3周圍的η型半導體區域2空乏化。
[0054]在終端區域R2中，在η型半導體區域2上以包圍元件區域Rl的方式設置有η +型半導體區域5。
[0055]電極33以包圍元件區域Rl的方式設置于η+型半導體區域5上，且與η +型半導體區域5電性連接。
[0056]例如，如圖2所不，電極33包含第I部分33a與第2部分33b。第I部分33a設置于絕緣層23上，第2部分33b設置于n+型半導體區域5上。因此，第I部分33a的Z方向的長度LI短于第2部分33b的Z方向的長度L2。
[0057]電極35是以包圍元件區域Rl的方式設置。具體而言，電極35包圍柵極電極11與源極電極31的一部分，且被電極33包圍。在Z方向上，電極35的一部分設置于n+型半導體區域5與第I部分33a之間，電極35的另一部分設置于η型半導體區域2與第I部分33a之間。
[0058]此處，將電極35的元件區域Rl側的端部與柵極電極11之間的X方向上的距離設為D1，將n+型半導體區域5與柵極電極11之間的X方向上的距離設為D2，且將電極33的元件區域Rl側的端部與柵極電極11之間的X方向上的距離設為D3。
[0059]第I部分33a的一部分相對于電極35、第2部分33b、及n+型半導體區域5而設置于元件區域Rl側。電極35的一部分相對于n+型半導體區域5而設置于元件區域Rl偵U。
[0060]因此，如圖2所示，距離Dl長于距離D3，且短于距離D2。
[0061]n+型半導體區域5具有與η +型漏極區域I的電位大致相同的電位。因此，連接于η+型半導體區域5的電極33及電極35也具有與η +型漏極區域I的電位大致相同的電位。電極35也可電性浮動。即便在此情況下，由于電極35與η+型半導體區域5近接設置，因此電極35的電位與η+型漏極區域I的電位大致相同。
[0062]源極電極31例如具有第I源極電極層311、第2源極電極層312、及連接部313。第2源極電極層312經由連接部313而與第I源極電極層311電性連接。
[0063]第I源極電極層311設置于正面SI上。在X方向及Y方向上，在第I源極電極層311的一部分與第2部分33b之間設置有絕緣層23。在第I源極電極層311、絕緣層23、及電極33上設置有絕緣層25，第2源極電極層312設置于絕緣層25上。
[0064]連接部313可為設置于第I源極電極層311與第2源極電極層312之間且沿X-Y面擴展的導電層。設置連接部313的位置能夠在第I源極電極層311與第2源極電極層312之間適當地變更。
[0065]第2源極電極層312具有設置于終端區域R2的第I部分31a。第I部分31a位于電極33上。具體而言，第I部分31a的一部分在Z方向上隔著絕緣層25而與第2部分33b的至少一部分及第I部分33a重疊。第I部分31a沿X-Y面設置為環狀。
[0066]如圖2所示，第2源極電極層312與電極33之間的最短的距離D4，例如短于第I源極電極層311與電極33之間的最短的距離D5。
[0067]如圖3所示，柵極電極11經由連接部12而連接于電極37。電極37例如具有第I電極層371、第2電極層372、及連接部373。第2電極層372經由連接部373而與第I電極層371電性連接。電極37作為柵極墊而發揮功能，對多個柵極電極11供給共通的柵極電位。
[0068]連接部373可為設置于第I電極層371與第2電極層372之間且沿X-Y面擴展的導電層。設置連接部373的位置能夠在第I電極層371與第2電極層372之間適當變更。
[0069]在電極37與ρ型半導體區域3之間設置有絕緣層，電極37與設置于半導體層S中的各半導體區域電性分離。
[0070]在X方向及Y方向上，在第I電極層371與第I源極電極層311之間設置有絕緣層25。第2電極層372在X方向及Y方向上，與第I源極電極層311隔著間隙而并列。或，也可在第2電極層372與第I源極電極層311之間設置未圖示的絕緣層。
[0071]半導體層S的主成分例如為硅。半導體層S的主成分也可為碳化硅、氮化鎵、或砷化鎵等。
[0072]針對柵極電極11、場板電極13、及電極35，例如使用多晶硅。
[0073]針對漏極電極30、源極電極31、及電極33，例如使用鋁、鎳、銅、或鈦等金屬。
[0074]針對柵極絕緣層10、絕緣層23、及絕緣層25，例如使用氧化娃。也可針對絕緣層23及絕緣層25，使用其他半導體材料的氧化物或金屬材料的氧化物。
[0075]接下來，對本實施方式的作用及效果進行說明。
[0076]在本實施方式中，在設置于終端區域R2的電極33上設置有絕緣層25，在此絕緣層25上設置有源極電極31的一部分。通過采用這種構成，而能夠抑制終端區域中的耐受電壓的變動。
[0077]作為比較例，對源極電極31不具有第2源極電極層312及連接部313的情況進行說明。在此情況下，在源極電極31與電極33之間，在X方向及Y方向上產生電場。進而，由于電極33的一部分較n+型半導體區域5及電極35設置于更靠元件區域Rl側，因此電極33與源極電極31之間的距離變短，從而電極33與源極電極31之間的電場強度變高。
[0078]如果電極33與源極電極31之間的電場強度變高，則移動至配置于這些電極之間的絕緣部的離子沿電場方向極化。此時，離子極化的方向為與在半導體裝置中從元件區域Rl朝向終端區域R2產生電位的梯度的方向相同的方向。因此，此極化對半導體層S中的電位的分布(等電位線的擴展)造成影響，從而半導體裝置的耐受電壓有可能變動。
[0079]根據本實施方式，由于在絕緣層25上設置有源極電極31的一部分，因此能夠使在電極33與源極電極31之間產生的電場的方向相對于X方向及Y方向而朝向Z方向傾斜。即，可增大電場方向相對于X方向及Y方向的斜率。因此，即便于在電極33與源極電極31之間的絕緣部產生離子的極化的情況下，也可降低因極化而半導體裝置的耐受電壓受到的影響。
[0080]此時，通過使源極電極31的該一部分與電極33的至少一部分在Z方向上隔著絕緣層25而重疊，而能夠使在電極33與源極電極31之間產生的電場的方向更朝向Z方向。即，可進而增大電場方向相對于X方向及Y方向的斜率。其結果，可進而降低在電極33與源極電極31之間的絕緣部產生的離子的極化對半導體裝置的耐受電壓造成的影響。
[0081]通過使第2源極電極層312與電極33之間的最短的距離D7短于第I源極電極層311與電極33之間的最短的距離D8，而能夠使在電極33與源極電極31之間產生的電場的方向更適當地朝向Z方向。
[0082](第2實施方式)
[0083]使用圖6及圖7對第2實施方式的半導體裝置200進行說明。
[0084]圖6是表示第2實施方式的半導體裝置200的俯視圖。
[0085]圖7是圖6的A-A’剖視圖。
[0086]在圖6中，用虛線表示柵極電極11的一部分、與P型半導體區域6。
[0087]半導體裝置200在與半導體裝置100的比較中，例如在不具備場板電極13而具備P型半導體區域6的方面不同。
[0088]如圖6所示，ρ型半導體區域6在終端區域R2中設置為環狀。P型半導體區域6例如設置有多個，一 P型半導體區域6被另一 P型半導體區域6包圍。
[0089]如圖6及圖7所示，多個ρ型基極區域3及多個n+型源極區域4被ρ型半導體區域6包圍。ρ型半導體區域6被η+型半導體區域5包圍。圖6所示的ρ型半導體區域6的數量為一例，P型半導體區域6的數量可較此數量多，也可較此數量少。
[0090]通過設置ρ型半導體區域6，而使空乏層從η型半導體區域2與ρ型半導體區域6的結擴展。因此，能夠抑制多個P型基極區域3中在X方向或Y方向上位于端部的P型基極區域3中的電場集中。
[0091 ] 另一方面，通過設置有ρ型半導體區域6，而在終端區域R2的正面SI側，局部地顯現電場強度較高的部分。如果沿電極33與源極電極31之間的電場移動的離子被通過ρ型半導體區域6產生的電場吸引，則終端區域R2中的電位的分布不穩定，從而半導體裝置的耐受電壓容易變動。
[0092]根據本實施方式，能夠使在電極33與源極電極31之間產生的電場的方向相對于X方向及Y方向而朝向Z方向傾斜。因此，本實施方式在半導體裝置具備P型半導體區域6的情況下尤其有效。通過將本實施方式應用于具備P型半導體區域6的半導體裝置，能夠一邊提高耐受電壓，一邊抑制耐受電壓的變動。
[0093](第3實施方式)
[0094]使用圖8及圖9對第3實施方式的半導體裝置300進行說明。
[0095]圖8是表示第3實施方式的半導體裝置300的俯視圖。
[0096]圖9是圖8的Α-Α’剖視圖。
[0097]在圖8中，為了說明半導體裝置200的構造，而用虛線表示設置有P型半導體區域7的位置的一部分。
[0098]半導體裝置300在與半導體裝置100的比較中，例如，在不具備場板電極13而具備ρ型半導體區域7的方面不同。
[0099]例如，如圖8所示，ρ型半導體區域7在X方向上設置有多個。各個ρ型半導體區域7例如沿柵極電極11在Y方向上延伸。ρ型半導體區域7的一部分設置于終端區域R2o
[0100]ρ型半導體區域7并不限定于圖8所示的例，例如也可為在Y方向上設置有多個，各個P型半導體區域7沿X方向延伸。或，ρ型半導體區域7也可在X方向及Y方向上設置有多個。或，P型半導體區域7也可環狀地設置有多個。
[0101]如圖9所示，ρ型半導體區域7在半導體層S中設置有多個。多個ρ型半導體區域7的一部分設置于元件區域R1，多個ρ型半導體區域的另一部分設置于終端區域R2。
[0102]在元件區域Rl中，在ρ型半導體區域7上設置有ρ型基極區域3。在終端區域R2中，絕緣層23及25位于ρ型半導體區域7上。
[0103]ρ型半導體區域7的雜質濃度例如以P型半導體區域7中所包含的ρ型雜質的總量與位于P型半導體區域7之間的η型半導體區域2a中所包含的η型雜質的總量相等的方式設定。η型半導體區域2a與ρ型半導體區域7構成超級結構造。
[0104]在MOSFET為斷開狀態，且相對于源極電極31的電位而對漏極電極30施加正電位時，空乏層從η型半導體區域2a與ρ型半導體區域7的pn結擴展。由于η型半導體區域2a及ρ型半導體區域7在相對于η型半導體區域2a與ρ型半導體區域7的結垂直的方向上空乏化，從而抑制相對于η型半導體區域2a與ρ型半導體區域7的結平行的方向的電場集中，因此獲得較高之耐受電壓。
[0105]然而，在設置有P型半導體區域7的情況下，終端區域R2的正面SI側的電場強度較不設置P型半導體區域7的情況高。因此，由于電極33與源極電極31之間的電場而導致終端區域R2中的電位的分布不穩定，半導體裝置的耐受電壓容易變動。
[0106]根據本實施方式，能夠使在電極33與源極電極31之間產生的電場的方向相對于X方向及Y方向而向Z方向傾斜。因此，本實施方式在半導體裝置具備P型半導體區域7的情況下尤其有效。通過將本實施方式應用于具備P型半導體區域7的半導體裝置，而能夠一邊提高耐受電壓一邊抑制耐受電壓的變動。
[0107]以上，以在半導體層S上形成有柵極電極11的平面型MOSFET為例，對本發明的第I實施方式至第3實施方式進行了說明。然而，這些實施方式并不限定于平面型M0SFET，也可應用于柵極電極11設置于半導體層S中的溝槽型M0SFET。
[0108](第4實施方式)
[0109]使用圖10對第4實施方式的半導體裝置400進行說明。
[0110]圖10是表不第4實施方式的半導體裝置400的一部分的剖視圖。
[0111]第4實施方式的半導體裝置400例如為IGBT。
[0112]第4實施方式的半導體裝置400具有p+型集極區域8、n型半導體區域la、n型半導體區域2 (第I導電型的第I半導體區域)、p型基極區域3 (第2導電型的第2半導體區域)、n+型發射區域4 (第5半導體區域)、n +型半導體區域5 (第3半導體區域)、柵極絕緣層10、柵極電極11、絕緣層23、絕緣層25(第I絕緣層)、集極電極30、發射極電極31 (第2電極)、電極33 (第I電極)、電極35、及電極37 (第3電極)。
[0113]半導體裝置400在與半導體裝置100的比較中，在還具備P+型集極區域8，且作為IGBT發揮功能的方面不同。在半導體裝置400中，電極31為發射極電極，電極30為集極電極。
[0114]在p+型集極區域8與η型半導體區域2之間，例如代替半導體裝置100中的η +型半導體區域1，而設置有η型半導體區域la。η型半導體區域Ia會作為緩沖區域發揮功會K。
[0115]根據本實施方式，能夠在IGBT中，抑制由在電極33與發射極電極31之間產生的電場所致的耐受電壓的變動。
[0116](第5實施方式)
[0117]使用圖11及圖12對第5實施方式的半導體裝置500進行說明。
[0118]圖11是表示第5實施方式的半導體裝置500的俯視圖。
[0119]圖12是圖11的Α-Α’剖視圖。
[0120]第5實施方式的半導體裝置500例如為二極管。
[0121]第5實施方式的半導體裝置500具有η+型半導體區域1、η型半導體區域2 (第I導電型的第I半導體區域)、ρ型半導體區域3 (第2導電型的第2半導體區域)、ρ+型半導體區域9、η+型半導體區域5 (第3半導體區域)、絕緣層23、絕緣層25 (第I絕緣層)、陽極電極30、陰極電極31(第2電極)、電極33(第I電極)、及電極35。
[0122]在半導體裝置500中，電極31為陰極電極，電極30為陽極電極。如圖11所示，陰極電極31設置于元件區域Rl及終端區域R2。
[0123]如圖12所示，在元件區域Rl中，在η型半導體區域2上設置有ρ型半導體區域
3。在P型半導體區域3上，例如選擇性地設置有ρ+型半導體區域9。ρ+型半導體區域9也可設置于P型半導體區域3的整個表面上。
[0124]p+型半導體區域9貫通ρ型半導體區域3，ρ +型半導體區域9的一部分也可到達η型半導體區域2。即，也可為ρ +型半導體區域9的一部分被ρ型半導體區域3包圍，且ρ +型半導體區域9的另一部分被η型半導體區域2包圍。
[0125]P型半導體區域3及ρ+型半導體區域9與陰極電極31電性連接。關于陰極電極31的構造，能夠采用與第I實施方式中說明的源極電極31相同的構造。關于其他的例如電極33及電極35的構造，也能夠采用與第I實施方式中說明的構造相同的構造。η+型半導體區域5、電極33、及電極35與第I實施方式同樣地具有與陽極電極30的電位大致相同的電位。
[0126]即便在本實施方式中，也可與第I實施方式同樣地抑制因在電極33與陰極電極31之間產生的電場所致半導體裝置的耐受電壓變動。
[0127]可將各半導體區域中的載流子濃度看作與各半導體區域中的有效的雜質濃度相等。因此，關于以上所說明的各實施方式中的各半導體區域之間的雜質濃度的相對性的高低，例如，能夠使用SCM(Scanning Capacitance Microscopy，掃描型靜電電容顯微鏡)進行確認。
[0128]以上，雖然例示了本發明的若干實施方式，但這些實施方式是作為示例而提出的，并不意圖限定發明的范圍。這些新穎的實施方式能夠以其他各種形態實施，且可在不脫離發明的主旨的范圍內，進行各種省略、替換、變更等。這些實施方式或其變形例包含于發明的范圍或主旨內，并且包含于權利要求書所記載的發明及其均等的范圍內。此外，所述各實施方式可相互組合而實施。
【主權項】
1.一種半導體裝置，其特征在于具備: 第I導電型的第I半導體區域，包含第I區域及第2區域，第2區域設置于第I區域的周圍； 第2導電型的第2半導體區域，在所述第I區域中設置于所述第I半導體區域上； 第I導電型的第3半導體區域，在所述第2區域中設置于所述第I半導體區域上； 第I電極，設置于所述第3半導體區域上，所述第I電極與所述第3半導體區域電性連接； 第I絕緣層，設置于所述第I電極上；以及 第2電極，設置于所述第2半導體區域上，所述第2電極與所述第2半導體區域電性連接，所述第2電極的一部分位于所述第I絕緣層上。2.根據權利要求1所述的半導體裝置，其特征在于:所述第I電極的一部分相對于所述第3半導體區域而設置于所述第I區域側。3.根據權利要求2所述的半導體裝置，其特征在于:所述第2電極包含第I部分，且 所述第I部分在從所述第I半導體區域朝向所述第2半導體區域的第I方向上，隔著所述第I絕緣層而與所述第I電極的至少一部分重疊。4.根據權利要求3所述的半導體裝置，其特征在于:所述第I部分設置為環狀。5.根據權利要求1所述的半導體裝置，其特征在于還具備設置于所述第I半導體區域上的第2導電型的第4半導體區域，所述第4半導體區域位于所述第2半導體區域的周圍，且所述第4半導體區域被所述第3半導體區域包圍。6.根據權利要求1所述的半導體裝置，其特征在于還具備: 第I導電型的第5半導體區域，設置于所述第2半導體區域上； 柵極電極；以及 柵極絕緣層，至少一部分設置于所述第2半導體區域與所述柵極電極之間。7.根據權利要求1所述的半導體裝置，其特征在于還具備第2導電型的第6半導體區域，所述第6半導體區域的至少一部分被所述第2半導體區域包圍，且所述第6半導體區域的第2導電型的載流子濃度高于所述第2半導體區域的第2導電型的載流子濃度。8.根據權利要求6所述的半導體裝置，其特征在于還具備設置于所述柵極電極上的第3電極，所述第3電極與所述柵極電極電性連接，且所述第3電極的一部分設置于所述第I絕緣層上。9.根據權利要求6所述的半導體裝置，其特征在于還具備第2導電型的多個第7半導體區域，各個所述第7半導體區域設置于所述第I半導體區域與所述第2半導體區域之間，且各個所述第7半導體區域被所述第I半導體區域包圍。10.根據權利要求9所述的半導體裝置，其特征在于:各個所述第7半導體區域沿相對于從所述第I半導體區域朝向所述第2半導體區域的第I方向垂直的第2方向延伸，且 所述多個第7半導體區域在相對于所述第I方向及所述第2方向垂直的第3方向上并列。11.根據權利要求10所述的半導體裝置，其特征在于:各個所述第7半導體區域的第2導電型的載流子濃度低于所述第2半導體區域的第2導電型的載流子濃度。12.根據權利要求6所述的半導體裝置，其特征在于還具備設置于所述第I半導體區域下的第2導電型的第8半導體區域。13.根據權利要求12所述的半導體裝置，其特征在于:所述第8半導體區域的第2導電型的載流子濃度高于所述第I半導體區域的第I導電型的載流子濃度。14.根據權利要求1所述的半導體裝置，其特征在于:所述第I絕緣層包含半導體的氧化物或金屬的氧化物。15.根據權利要求2所述的半導體裝置，其特征在于還具備被所述第I電極包圍的第4電極，所述第4電極的一部分設置于所述第I電極的所述一部分與所述第I半導體區域之間，所述第4電極的另一部分設置于所述第I電極的另一部分與所述第3半導體區域的一部分之間。
【文檔編號】H01L29/78GK105990437SQ201510553386
【公開日】2016年10月5日
【申請日】2015年9月2日
【發明人】泉澤優, 石橋弘, 大田浩史, 佐伯秀, 佐伯秀一, 奧畠隆嗣, 小野升太郎
【申請人】株式會社東芝