半導體裝置的制造方法
【專利摘要】本發明的實施方式提供一種能夠降低終端區域中的半導體區域表面的電場的半導體裝置。實施方式的半導體裝置具有第一導電型的第一半導體區域、第二導電型的第二半導體區域、元件區域、及終端區域。第二半導體區域設置在第一半導體區域內。元件區域具有第二導電型的第三半導體區域、第一導電型的第四半導體區域、及柵極電極。柵極電極隔著柵極絕緣層而與第三半導體區域及第四半導體區域相鄰。終端區域具有第一電極。終端區域包圍元件區域。第一電極具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一電極在第一半導體區域上及第二半導體區域上設置著多個。在第二方向相鄰的第一部分的間隔比在第一方向相鄰的第二部分的間隔窄。
【專利說明】半導體裝置
[0001][相關申請]
[0002]本申請案享受以日本專利申請2014-187330號(申請日:2014年9月16日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置。
【背景技術】
[0004]MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)或IGBT (Insulated Gate Bipolar Transistor，絕緣柵雙極晶體管)等半導體裝置中，有的半導體裝置具有超接面(Super Junct1n)構造，為了改善耐壓與導通電阻或導通電壓的取舍關系，而在漂移層內交替地設置著P形半導體區域與η形半導體區域。通過使用該構造，能夠增加漂移層的實效的摻雜濃度，改善耐壓與導通電阻或導通電壓的取舍。
[0005]然而，在終端區域具有超接面構造的半導體裝置中，若終端區域的半導體區域表面被施加電場，則設置在終端區域的半導體區域上的絕緣層所含的離子會由于電場而在絕緣層中移動。而且，在絕緣層中移動的離子的一部分局部地集中在絕緣層的半導體區域側的電場較強的區域。結果，由于集中在絕緣層的半導體區域側的離子，導致半導體區域的表面局部地帶電。例如，若半導體區域表面由于負離子而帶電，且其帶電量變大，則終端區域中的空乏層的延伸變大。結果，存在如下情況:終端區域的最外周的區域中的電場變強，終端區域的耐壓劣化，由此半導體裝置的耐壓降低。
【發明內容】
[0006]本發明要解決的問題在于提供一種能夠抑制耐壓降低的半導體裝置。
[0007]實施方式的半導體裝置具有第一導電型的第一半導體區域、第二導電型的第二半導體區域、元件區域、及終端區域。
[0008]第二半導體區域設置在第一半導體區域內。第二半導體區域向第一方向延伸。第二半導體區域在與第一方向正交的第二方向設置著多個。
[0009]元件區域具有第二導電型的第三半導體區域、第一導電型的第四半導體區域、及柵極電極。
[0010]第三半導體區域設置在第二半導體區域上。
[0011]第四半導體區域選擇性地設置在第三半導體區域上。
[0012]柵極電極隔著柵極絕緣層而與第三半導體區域及第四半導體區域相鄰。
[0013]終端區域具有第一電極。終端區域包圍元件區域。
[0014]第一電極具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一電極在第一半導體區域上及第二半導體區域上設置著多個。在第二方向相鄰的第一部分的間隔比在第一方向相鄰的第二部分的間隔窄。
【附圖說明】
[0015]圖1是表示第一實施方式的半導體裝置的俯視圖。
[0016]圖2是表示第一實施方式的半導體裝置的一部分的俯視圖。
[0017]圖3(a)及(b)是表示第一實施方式的半導體裝置的一部分的剖視圖，圖3(a)是圖2的A-A’剖視圖，圖3 (b)是圖2的B-B’剖視圖。
[0018]圖4(a)及(b)是表示第一實施方式的半導體裝置的終端區域中的等電位線的剖視圖，圖4(a)是圖2的A-A’剖視圖，圖4(b)是圖2的B-B’剖視圖。
[0019]圖5是表示第二實施方式的半導體裝置的一部分的俯視圖。
[0020]圖6是表示第三實施方式的半導體裝置的一部分的俯視圖。
[0021]圖7(a)及(b)是表示第三實施方式的半導體裝置的一部分的剖視圖，圖7(a)是圖6的A-A’剖視圖，圖7 (b)是圖6的B-B’剖視圖。
[0022]圖8(a)?(e)是表示第三實施方式的半導體裝置的制造步驟的步驟剖視圖。
[0023]圖9是表示第四實施方式的半導體裝置的一部分的俯視圖。
[0024]圖10是表示第四實施方式的半導體裝置的一部分的剖視圖，圖10(a)是圖9的A-A’剖視圖，圖10(b)是圖9的B-B’剖視圖。
【具體實施方式】
[0025]以下，一面參照附圖一面對本發明的各實施方式進行說明。
[0026]此外，附圖是模式性或概念性的圖，各部分的厚度與寬度的關系、部分間的大小的比率等未必與實物相同。另外，即便在表示相同部分的情況下，有時也會根據附圖而相互的尺寸或比率不同地表現。
[0027]各附圖中的箭頭X、Y、Z表示相互正交的三個方向，例如，箭頭X所表示的方向(X方向)、箭頭Y所表示的方向(Y方向)為與半導體襯底的主面平行的方向，箭頭Z所表示的方向(Z方向)為與半導體襯底的主面垂直的方向。
[0028]此外，在本申請說明書與各圖中，對與已提及附圖的內容相同的要素標注相同的符號，且適當地省略詳細說明。
[0029]關于以下要說明的各實施方式，還可以使各半導體區域的P形與η形反轉而實施。
[0030](第一實施方式)
[0031]關于第一實施方式，使用圖1?圖4進行說明。
[0032]圖1是表示第一實施方式的半導體裝置100的俯視圖。
[0033]圖2是表不第一實施方式的半導體裝置100的一部分的俯視圖。
[0034]圖3是表示第一實施方式的半導體裝置100的一部分的剖視圖。
[0035]圖2是將圖1的區域C放大的俯視圖。
[0036]圖3 (a)是圖2的A_A’剖視圖，圖3 (b)是圖2的B_B’剖視圖。
[0037]圖4是表示第一實施方式的半導體裝置100的終端區域2中的等電位線的剖視圖。圖4(a)表示圖2的A-A’截面中的等電位線。圖4(b)表示圖2的B-B’截面中的等電位線。
[0038]此外，在圖1及圖2中，為了說明下述η形支柱121、ρ形支柱122、及場板電極(field plate electrode) 14之間的位置關系，而省略了半導體裝置100的一部分的構成。
[0039]第一實施方式的半導體裝置100例如為M0SFET。
[0040]第一實施方式的半導體裝置具備半導體襯底、柵極電極、柵極絕緣層、第一電極(場板電極14)、第二電極(漏極電極30)、第三電極(源極電極32)、及第一絕緣層(絕緣層16)。半導體襯底具有第一導電型的第一半導體區域(n形半導體區域11)、多個第二導電型的第二半導體區域(P形支柱122)、第二導電型的第三半導體區域(基極區域20)、第一導電型的第四半導體區域(源極區域22)、及第一導電型的第五半導體區域(漏極區域
10) ο
[0041]半導體襯底S(以下，稱為襯底S)具有第一主面(正面)與第二主面(背面)。
[0042]以下，為了使各實施方式的說明容易，而將襯底S之中包含基極區域20或源極區域22且形成著MOSFET的區域稱為元件區域I。另外，將相對于元件區域I為襯底S的外緣側的區域稱為終端區域2。
[0043]如圖1及圖2所示，元件區域I由終端區域2包圍。
[0044]如圖3所示，在襯底S的正面上，設置著源極電極32。在襯底S的背面上，設置著漏極電極30。
[0045]漏極區域10在襯底S中，設置在襯底S的背面側。漏極區域10設置在元件區域I及終端區域2。漏極區域10為η形的半導體區域。漏極區域10與漏極電極30電連接。
[0046]η形半導體區域11設置在漏極區域10上。η形半導體區域11的η形雜質濃度比漏極區域10的η形雜質濃度低。
[0047]ρ形支柱122選擇性地設置在η形半導體區域11上。ρ形支柱122在X方向設置著多個。P形支柱122例如在X方向等間隔地設置。
[0048]ρ形支柱122的ρ形雜質濃度例如比η形半導體區域11的η形雜質濃度高。但是，P形支柱122的ρ形雜質濃度也可以與η形半導體區域11的η形雜質濃度相等。
[0049]η形半導體區域11之中位于相鄰的ρ形支柱122之間的區域相當于η形支柱121。因此，η形支柱121與ρ形支柱122在X方向交替地設置。
[0050]以下說明中，也將η形支柱121與ρ形支柱122統一稱為半導體區域12。
[0051]例如，η形半導體區域11為一個η形半導體層、或η形半導體襯底與設置在其上的η形半導體層的積層體中所包含的區域，η形支柱121為形成在該η形半導體區域11上的ρ形支柱122之間的一部分。作為一個例子，η形半導體區域11及ρ形支柱122是通過在形成η形半導體層之后，在η形半導體層的表面形成溝槽，將ρ形半導體埋入至溝槽而形成。此時，埋入至溝槽中的P形半導體層成為P形支柱122，其余的η形半導體層成為η形半導體區域11。而且，η形半導體區域11之中、ρ形支柱122之間的區域成為η形支柱121。
[0052]如圖2所示，η形支柱121及ρ形支柱122設置在元件區域I與終端區域2的兩者。
[0053]η形支柱121及ρ形支柱122在元件區域I與終端區域2中，向Y方向延伸。
[0054]基極區域20在襯底S的正面側，設置在ρ形支柱122上。基極區域20設置在元件區域I。基極區域20的一部分設置在η形支柱121上。基極區域20為ρ形半導體區域。
[0055]源極區域22在襯底S的正面側，選擇性地設置在基極區域20上。源極區域22設置在元件區域I。源極區域22為η形半導體區域。源極區域22的η形雜質濃度比η形半導體區域11的η形雜質濃度高。另外，源極區域22的η形雜質濃度比η形支柱121的η形雜質濃度高。
[0056]柵極電極24隔著柵極絕緣層26而與η形支柱121、基極區域20、及源極區域22相對。
[0057]在基極區域20上及源極區域22上，設置著源極電極32。源極區域22與源極電極32電連接。
[0058]在柵極電極24與源極電極32之間，設置著絕緣層28。柵極電極24通過絕緣層28而與源極電極32絕緣。
[0059]通過對柵極電極24施加閾值以上的電壓，而MOSFET成為導通狀態。此時，在ρ基極區域20的柵極絕緣層26附近的區域形成通道(反轉層)。
[0060]在MOSFET為斷開狀態，且相對于源極電極32的電位對漏極電極30施加了正電位時，從η形支柱121與ρ形支柱122的ρη接面起空乏層在η形支柱121及ρ形支柱122擴展。η形支柱121及ρ形支柱122相對于η形支柱121與ρ形支柱122的接面在鉛垂方向空乏化，抑制相對于η形支柱121與ρ形支柱122的接面的平行方向的電場集中，故而獲得較高的耐壓。
[0061]對η形支柱121及ρ形支柱122的上方、且基極區域20及源極區域22，在襯底S的外緣側，隔著絕緣層16，設置著場板電極14。場板電極14由絕緣層18覆蓋。場板電極14例如為電位浮動的電極。場板電極14例如具有含雜質的多晶硅。
[0062]場板電極14在終端區域2中，以包圍元件區域I的方式而設置著多個。場板電極14抑制終端區域2中的空乏層到達至終端區域2的外周(切割線)為止。另外，場板電極14使η型支柱121及ρ型支柱122的交界中的電場強度降低。
[0063]場板電極14包含第一部分14a與第二部分14b。
[0064]第一部分14a設置在半導體區域12之中從元件區域I起位于X方向的區域12a的上方。
[0065]第二部分14b設置在半導體區域12之中從元件區域I起位于Y方向的區域12b的上方。
[0066]第一部分14a向Y方向延伸。第一部分14a在X方向設置著多個。
[0067]第二部分14b向X方向延伸。第二部分14b延伸的方向與第一部分14a延伸的方向正交。第二部分14b在Y方向設置著多個。
[0068]第一部分14a例如在η形支柱121與ρ形支柱122的界面的上方，沿著該界面而設置。具體來說，第一部分14a設置在ρ形支柱122與η形支柱121的界面的上方，所述η形支柱121相對于該ρ形支柱122而在元件區域I側的相反側相鄰于該P形支柱122。根據其他表達，則第一部分14a設置在ρ形支柱122與在元件區域I朝終端區域2的方向相鄰于該P形支柱122的η形支柱121的界面的上方。
[0069]在X方向相鄰的第一部分14a的間隔例如固定。圖2所示的例子中，場板電極141的第一部分14a與場板電極142的第一部分14a之間的X方向上的間隔a3和場板電極142的第一部分14a與場板電極143的第一部分14a之間的X方向上的間隔a2相等。同樣地，間隔a2與間隔al相等。
[0070]第一部分14a相對于相鄰的一組η形支柱121及ρ形支柱122設置著一個。
[0071]接著，對在Y方向相鄰的第二部分14b的間隔進行說明。
[0072]首先，對如圖1?4所示的例子那樣ρ形支柱122的P形雜質濃度比η形支柱121的η形雜質濃度高的情況進行說明。在該情況下，在Y方向相鄰的第二部分14b的間隔為越接近元件區域I則變得越寬。即，如圖2所示，遠離襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔比接近襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔寬。
[0073]若使用圖2所示的例進行說明，則場板電極141的第二部分14b與場板電極142的第二部分之間的Y方向上的間隔b3比場板電極142的第二部分14b與場板電極143的第二部分之間的Y方向上的間隔b2窄。間隔b2比場板電極143的第二部分14b與場板電極144的第二部分之間的Y方向上的間隔bl窄。
[0074]作為其他例子，對η形支柱121的η形雜質濃度比P形支柱122的ρ形雜質濃度高的情況進行說明。在該情況下，在Y方向相鄰的第二部分14b的間隔為越遠離元件區域I則越寬。即，遠離襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔比接近襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔窄。
[0075]若模仿圖2所示的例進行說明，則在該情況下，間隔b3變得比間隔b2寬。而且，間隔b2變得比間隔bl寬。
[0076]作為其他例子，在η形支柱121的η形雜質濃度與P形支柱122的ρ形雜質濃度相等的情況下，在Y方向相鄰的第二部分14b的間隔固定。
[0077]若模仿圖2所示的例進行說明，則在該情況下，間隔b3與間隔b2相等。而且，間隔b2與間隔bl相等。
[0078]此時，間隔al比間隔bl窄。同樣地，間隔a2比間隔b2窄，間隔a3比間隔b3窄。
[0079]這是因為，在η形支柱121與ρ形支柱122延伸的方向上，相比于η形支柱121與P形支柱122交替地設置的方向，空乏層容易延伸。
[0080]因此，所述η形支柱121的η形雜質濃度與ρ形支柱122的ρ形雜質濃度的關系為任一者的情況下，在X方向相鄰的至少兩個第一部分14a的間隔均比在Y方向相鄰的至少兩個第二部分14b的間隔窄。例如，圖2所示的例子中，間隔a3比間隔b3寬。然而，間隔a2比間隔b2窄。另外，間隔al比間隔bl窄。
[0081 ] 接著，使用圖4，對終端區域2中的電位的分布進行說明。圖4表示在ρ形支柱122的P形雜質濃度比η形支柱121的η形雜質濃度高的情況下，半導體裝置100斷開的狀態，相對于源極電極32的電位對漏極電極30施加正電位的狀態中的終端區域2中的電位的分布。
[0082]圖4的等電位線按照每個固定的電位記載。作為一個例子，圖4所示的等電位線按照離元件區域I從遠到近的順序，表示100V、200V、300V、400V、及500V的電位。
[0083]此外，在圖4中，省略了各支柱區域或基極區域、柵極電極等。
[0084]如圖4(a)所示，半導體區域12之中、區域12a中，等電位線的X方向上的間隔大致固定。
[0085]相對于此，如圖4(b)所示，半導體區域12之中，在區域12b，等電位線的Y方向上的間隔并不固定。具體來說，接近元件區域I的區域的等電位線的間隔比遠離元件區域I的區域的等電位線的間隔大。
[0086]另外，區域12b的100?400V之間的Y方向上的等電位線的間隔比區域12a的X方向上的等電位線的間隔寬。區域12b的400V與500V之間的Y方向上的等電位線的間隔比區域12a的X中的等電位線的間隔窄。
[0087]這是因為，如上所述，在η形支柱121及ρ形支柱122延伸的方向上，相比于η形支柱121及ρ形支柱122交替地設置的方向，空乏層容易延伸。
[0088]于此，作為本實施方式的半導體裝置100的比較例，考慮在Y方向相鄰的第二部分14b的間隔與在X方向相鄰的第一部分14a的間隔相等的情況。
[0089]如上所述，區域12a與區域12b中，由于空乏層的延伸容易度不同，所以等電位線的間隔不同。
[0090]因此，在該情況下，半導體區域12之中某一個場板電極14的第一部分14a與在Z方向相對的區域的電位和該場板電極14的第二部分14b與在Z方向相對的區域的電位大幅不同。
[0091]結果，場板電極14的電位成為區域12a的電位與區域12b的電位的大致中間的電位。若場板電極14的電位與場板電極14正下方的半導體區域12的電位不同，則在場板電極14與半導體區域12之間會產生電場。絕緣層16中所包含的離子由于場板電極14與半導體區域12之間的電場，而向絕緣層16之中半導體區域12側移動。由于向絕緣層16之中半導體區域12側移動的離子，而半導體區域12的表面會帶電。由于該半導體區域12的表面的帶電，而半導體區域12中的電場受到影響。結果，存在終端區域2中的空乏層的延伸變動，半導體裝置的耐壓降低的情況。
[0092]相對于此，本實施方式中，在X方向相鄰的至少兩個第一部分14a的間隔比在Y方向相鄰的至少兩個第二部分14b的間隔窄。S卩，半導體裝置100具有在X方向相鄰的第一部分14a的間隔比在Y方向相鄰的第二部分14b的間隔窄的多個場板電極14。
[0093]在圖2所示的例子中，此種場板電極14例如為場板電極142、143、及144。在這些場板電極14中，間隔al比間隔bl窄。另外，間隔a2比間隔b2窄。
[0094]因此，和間隔al與間隔bl相等的情況相比，可使場板電極144的第一部分14a與在Z方向相對的區域的電位和第二部分14b與在Z方向相對的區域的電位的差減小。或者，可使場板電極143的第一部分14a與在Z方向相對的區域的電位和第二部分14b與在Z方向相對的區域的電位的差減小。
[0095]結果，場板電極14與半導體區域12之間所產生的電場減弱，半導體區域12的表面中的帶電量減少。結果，可抑制半導體裝置中的耐壓的降低。
[0096]關于η形支柱121的η形雜質濃度比ρ形支柱122的ρ形雜質濃度高的情況，也同樣地，使在X方向相鄰的至少兩個第一部分14a的間隔比在Y方向相鄰的至少兩個第二部分14b的間隔小，由此可抑制半導體裝置中的耐壓的降低。
[0097]在該情況下，如上所述，遠離襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔比接近襯底S的外緣的位置中的在Y方向相鄰的第二部分14b的間隔窄。
[0098]因此，通過使在X方向相鄰的第一部分14a的間隔比在接近襯底S的外緣的位置中在Y方向相鄰的第二部分14b的間隔窄，可使場板電極14與半導體區域12之間所產生的電場減弱。
[0099]另外，為了使場板電極14與半導體區域12之間所產生的電場進一步減弱，理想的是使在Y方向相鄰的第二部分14b的間隔在接近元件區域I的位置與遠離元件區域I的位置不同。這是因為，如上所述，例如，根據η形支柱121的η形雜質濃度與ρ形支柱122的P形雜質濃度的關系，而在接近元件區域I的位置與遠離元件區域I的位置、區域12b中的等電位線的Y方向上的間隔不同。
[0100]例如，在P形支柱122的P形雜質濃度比η形支柱121的η形雜質濃度高的情況下，通過使在Y方向相鄰的第二部分14b的間隔越接近元件區域I越寬，可進一步沿著等電位線而設置場板電極14。結果，可使半導體區域12之中某一個場板電極14的第一部分14a與在Z方向相對的區域的電位和該場板電極14的第二部分14b與在Z方向相對的區域的電位的差更進一步減小。
[0101]在η形支柱121的η形雜質濃度比ρ形支柱122的ρ形雜質濃度高的情況下，通過使在Y方向相鄰的第二部分14b的間隔越接近元件區域I越寬，可進一步沿著等電位線而設置場板電極14。
[0102]另外，在η形支柱121及ρ形支柱122中，ρ形支柱122與在元件區域I朝終端區域2的方向相鄰于該ρ形支柱122的η形支柱121的界面的電場比其他區域強。通過使第一部分14a在所述界面上方沿著該界面設置，可相對于外部遮蔽該界面中的電場。因此，可抑制由于該界面中的電場而絕緣層16中的離子移動，而半導體區域12的表面帶電。
[0103](第二實施方式)
[0104]接著，使用圖5對本發明的第二實施方式進行說明。
[0105]圖5是表示第二實施方式的半導體裝置200的一部分的俯視圖。
[0106]半導體裝置200與半導體裝置100相比，不同點在于更具備場板電極34。
[0107]如圖5所不，場板電極34向Y方向延伸。場板電極34設置在第一部分14a之間。另一方面，場板電極34并未設置在第二部分14b之間。
[0108]場板電極34與第一部分14a同樣地，設置在ρ形支柱122與在元件區域I朝終端區域2的方向相鄰于該ρ形支柱122的η形支柱121的界面的上方。
[0109]如上所述，理想的是，在區域12a中，在η形支柱121與ρ形支柱122的接合界面的上方設置著場板電極。
[0110]另一方面，在P形支柱122的P形雜質濃度比η形支柱121的η形雜質濃度高的情況下，在區域12b中，接近元件區域I的區域中，等電位線的間隔寬，遠離元件區域I的區域中，等電位線的間隔窄。因此，理想的是，第二部分14b的間隔在遠離元件區域I的區域中窄。
[0111]然而，在區域12b之中遠離元件區域I的區域中，等電位線的間隔過窄的情況下，難以結合等電位線而設置場板電極14。這是因為，若場板電極14較密地設置，則導致相鄰的場板電極14接觸。
[0112]本實施方式中，代替一部分的場板電極14，設置了場板電極34。通過設置場板電極34，而可在區域12a中，在η形支柱121與ρ形支柱122的接合界面的上方設置場板電極，且在區域12a與區域12b中，沿著等電位線而設置場板電極14。
[0113]此外，本實施方式也可使用于η形支柱121的η形雜質濃度比ρ形支柱122的ρ形雜質濃度高的情況。
[0114]另外，根據本實施方式，與第一實施方式同樣地，可抑制半導體裝置中的耐壓的降低。
[0115](第三實施方式)
[0116]使用圖6及圖7對第三實施方式進行說明。
[0117]圖6是表不第三實施方式的半導體裝置300的一部分的俯視圖。
[0118]圖7是表示第三實施方式的半導體裝置300的一部分的剖視圖。
[0119]圖7(a)是圖6的A-A’剖視圖，圖7(b)是圖6的B_B’剖視圖。
[0120]本實施方式的半導體裝置300與第一實施方式的半導體裝置相比，在場板電極14及絕緣層16中具有差異。
[0121]具體來說，場板電極14的第一部分14a在X方向等間隔地設置。第二部分14b也同樣地，在Y方向等間隔地設置。另外，在X方向相鄰的第一部分14a的間隔與在Y方向相鄰的第二部分14b的間隔相等。
[0122]而且，在絕緣層16中，設置著第二部分14b的部分16b的膜厚比設置著第一部分14a的部分16a的膜厚厚。
[0123]使用圖8對本實施方式的絕緣層16的制作方法的一個例子進行說明。
[0124]圖8是表示本實施方式的半導體裝置300的制造步驟的步驟圖。
[0125]在圖8(a)?(C)及(e)的各圖中，左側的圖表示圖6的A-Α’截面中的制造步驟，右側的圖表示圖6的B-B’截面中的制造步驟。圖8(d)是圖8(c)所示的步驟中的俯視圖。
[0126]首先，如圖8(a)所示，在襯底S的正面上一樣地形成絕緣膜161。
[0127]接著，如圖8(b)所示，使用光刻法與蝕刻法加工絕緣膜161，制作只覆蓋終端區域2的絕緣層162。
[0128]接著，如圖8(c)所示，在絕緣層162之中、所形成的場板電極14與η形支柱121及P形支柱122交叉的區域上，利用光刻法形成光罩17。此時形成著光罩17的區域也表示在圖8(d)的俯視圖中。
[0129]接著，如圖8(e)所示，將絕緣層162之中未形成光罩的區域的表面蝕刻，使膜厚減小，由此獲得絕緣層16。
[0130]通過使部分16b的膜厚比部分16a的膜厚厚，而第二部分14b與區域12b之間的距離比第一部分14a與區域12a之間的距離大。
[0131]此時，場板電極14的電位受距離較近的區域12a的電位大幅影響。即，場板電極14與區域12a之間的電位差變小，場板電極14與區域12b之間的電位差變大。
[0132]然而，由于第二部分14b與區域12b之間的距離較大，所以和部分16a的膜厚與部分16b的膜厚相等的情況相比，第二部分14b與區域12b之間所產生的電場變弱。
[0133]因此，根據本實施方式，與第一實施方式同樣地，可降低第二部分14b與區域12b之間所產生的電場強度，抑制半導體裝置300中的耐壓的降低。
[0134]另外，由于第一部分14a與區域12a之間的距離比第二部分14b與區域12b之間的距離小，所以可相對于外部有效地遮蔽η形支柱121與ρ形支柱122的界面中的電場。
[0135]此外，所述第三實施方式的一個例子中，在X方向相鄰的第一部分14a的間隔與在Y方向相鄰的第二部分14b的間隔相等。然而，不限定于此，也可為在X方向相鄰的至少兩個第一部分14a的間隔比在Y方向相鄰的至少兩個第二部分14b的Y方向上的間隔小。或者，也可使在Y方向相鄰的第二部分14b的間隔各不相同。
[0136]或者，也可與第二實施方式同樣地，在第一部分14a之間設置著場板電極34。
[0137]通過將第一實施方式或第二實施方式與本實施方式組合，而更進一步減少場板電極與半導體區域之間所產生的電場。
[0138](第四實施方式)
[0139]使用圖9及圖10對第四實施方式進行說明。
[0140]圖9是表不第四實施方式的半導體裝置400的一部分的俯視圖。
[0141]圖10是表示第四實施方式的半導體裝置400的一部分的剖視圖。
[0142]圖10(a)是圖9的A-A’剖視圖，圖10(b)是圖9的B-B，剖視圖。
[0143]此外，在圖9及圖10中，對能夠采用與第一實施方式相同的構成的要素，標注與圖2及圖3相同的符號，適當省略其詳細的說明。
[0144]第四實施方式的半導體裝置400例如包含IGBT。
[0145]半導體裝置400中，代替半導體裝置100中的漏極區域10，具有設置在襯底S的背面側的緩沖區域36及集電極區域38。另外，半導體裝置400具備設置在襯底S的正面上的發射極電極32。另外，半導體裝置400具有設置在襯底S的正面側的發射極區域22及集電極電極30。
[0146]緩沖區域36為η形半導體區域。緩沖區域36的η形雜質濃度比η形半導體區域11的η形雜質濃度高。
[0147]集電極區域38為ρ形半導體區域。集電極區域38的ρ形雜質濃度比η形半導體區域11的η形雜質濃度高。集電極區域38的ρ形雜質濃度例如與緩沖區域36的η形雜質濃度相等。
[0148]緩沖區域36設置在集電極區域38上。
[0149]集電極區域38與集電極電極30電連接。另外，發射極區域22與發射極電極32電連接。
[0150]η形半導體區域11設置在緩沖區域36上。半導體區域12設置在半導體區域11上。在半導體區域12的上方，設置著場板電極14。場板電極14與第一實施方式同樣地，在X方向相鄰的至少兩個第一部分14a的間隔比在Y方向相鄰的至少兩個第二部分14b的間隔窄。
[0151]根據本實施方式，與第一實施方式同樣地，可抑制半導體裝置中的耐壓的降低。
[0152]所述各實施方式中，對柵極電極設置在溝槽內的所謂溝槽型的MOSFET或IGBT進行了說明。然而，本發明并不限定于此，也可應用于柵極電極平面地設置在半導體襯底的表面上的所謂平面型的MOSFET或IGBT。
[0153]對本發明的幾個實施方式進行了說明，但這些實施方式是作為例子而提示的，并不意圖限定發明的范圍。這些新穎的實施方式也可以利用其他各種方式而實施，在不脫離發明主旨的范圍內，可以進行各種省略、置換、變更。這些實施方式及其變形包含在發明的范圍及主旨中，且包含在權利要求所記載的發明及其均等范圍內。另外，所述各實施方式可以相互組合而實施。
[0154][符號的說明]
[0155]I 元件區域
[0156]2終端區域
[0157]10漏極區域
[0158]11n形半導體區域
[0159]121η 形支柱
[0160]122P 形支柱
[0161]14場板電極
[0162]16絕緣層
[0163]20基極區域
[0164]22發射極區域
[0165]22源極區域
[0166]24柵極電極
[0167]30漏極電極
[0168]32源極電極
[0169]34場板電極
[0170]36緩沖區域
[0171]38集電極區域
【主權項】
1.一種半導體裝置，其特征在于包括: 第一導電型的第一半導體區域； 第二導電型的第二半導體區域，設置在所述第一半導體區域內，在第一方向延伸，且在與所述第一方向正交的第二方向設置著多個； 元件區域；以及 終端區域，包圍所述元件區域； 所述元件區域包括: 第二導電型的第三半導體區域，設置在所述第二半導體區域上； 第一導電型的第四半導體區域，選擇性地設置在所述第三半導體區域上；以及 柵極電極，隔著柵極絕緣層而與所述第三半導體區域及所述第四半導體區域相鄰；且 所述終端區域包括多個第一電極； 所述多個第一電極包含: 第一部分，在所述第一方向延伸；以及 第二部分，在所述第二方向延伸；且 設置在所述第一半導體區域上及所述第二半導體區域上，在所述第二方向相鄰的所述第一部分的間隔比在所述第一方向相鄰的所述第二部分的間隔窄。2.根據權利要求1所述的半導體裝置，其特征在于:在所述第一方向相鄰的多個所述第二部分的間隔各不相同。3.根據權利要求1所述的半導體裝置，其特征在于:在所述第一方向相鄰的所述第二部分的間隔為越接近所述第四半導體區域則越寬。4.根據權利要求1至3中任一項所述的半導體裝置，其特征在于還包括:第二電極，設置在所述第二方向相鄰的所述第一部分之間， 所述第二電極并未設置在所述第一方向相鄰的所述第二部分之間。5.根據權利要求1至3中任一項所述的半導體裝置，其特征在于:所述第一方向上的所述第一部分等間隔地設置， 所述多個第一電極中在所述第二方向相鄰的至少兩個所述第一部分的間隔比在所述第一方向相鄰的所述第二部分的間隔窄。6.一種半導體裝置，其特征在于包括: 第一導電型的第一半導體區域； 第二導電型的第二半導體區域，設置在所述第一半導體區域內，在第一方向延伸，且在與所述第一方向正交的第二方向設置著多個； 元件區域；以及 終端區域，包圍所述元件區域； 所述元件區域包括: 第二導電型的第三半導體區域，設置在所述第二半導體區域上； 第一導電型的第四半導體區域，選擇性地設置在所述第三半導體區域上；以及 柵極電極，隔著柵極絕緣層而與所述第三半導體區域及所述第四半導體區域相鄰；且 所述終端區域包括: 第一電極，在所述第一半導體區域上及所述第二半導體區域上設置著多個，且包含: 第一部分，在所述第一方向延伸； 第二部分，在所述第二方向延伸； 絕緣層，設置在所述第一半導體區域與所述多個第一電極之間及所述第二半導體區域與所述多個第一電極之間，且設置著所述第二部分的部分的膜厚比設置著所述第一部分的部分的膜厚更厚。
【文檔編號】H01L29/78GK105990435SQ201510100342
【公開日】2016年10月5日
【申請日】2015年3月6日
【發明人】山下浩明, 小野升太郎, 浦秀幸, 泉澤優
【申請人】株式會社東芝