晶體管、集成電路及其制造方法
【專利摘要】本發明提供了晶體管、集成電路和制造集成電路的方法。在各個實施例中，晶體管包括源電極、至少一個半導體溝道、柵電極、漏電極和漏極焊盤。源電極設置在襯底中。半導體溝道基本垂直于源電極延伸。柵電極環繞半導體溝道。漏電極設置在半導體溝道的頂部上。漏極焊盤設置在漏電極上，其中，漏極焊盤包括多個導電層。
【專利說明】
晶體管、集成電路及其制造方法
技術領域
[0001] 本發明總體涉及集成電路，更具體地，涉及具有垂直結構的晶體管、具有垂直結構的晶體管的集成電路以及它們的制造方法。【背景技術】
[0002] 隨著集成電路的集成度的增大，做了許多努力來在有限的襯底區域內集成更多的器件(諸如，晶體管)。為了減小被一個晶體管所占用的襯底面積，已經提出了在襯底上設置具有垂直半導體溝道的各種垂直晶體管結構。
[0003]納米線場效應晶體管(FET)是這些垂直晶體管結構中的一種。在納米線FET中， 信號電流流過設置在納米FET的源電極和漏電極之間的多條垂直納米線，并且多條垂直納米線是源電極和漏電極之間的垂直半導體溝道。通過垂直柵電極(環繞多條垂直納米線中的每一條)上的電壓控制垂直半導體溝道。因此，納米線FET也被稱為垂直圍柵(VGAA)場效應晶體管。在提出的各種垂直晶體管結構中，納米線FET引起了更多的注意，并且被認為是增加下代集成電路的集成度的極具潛力的候選晶體管。
[0004] 因此，提出了具有納米線FET的各種集成電路。然而，具有納米線FET的集成電路的結構設計的技術進步需要克服各種困難，因為在提供性能更好的集成電路的要求方面變得更加具有挑戰性。因此，繼續尋求集成電路及其制造方法的改進。
【發明內容】
[0005] 根據本發明的一個方面，提供了一種晶體管，包括:源電極，設置在襯底中；至少一個半導體溝道，基本垂直于所述源電極而延伸；柵電極，環繞所述半導體溝道；漏電極， 設置在所述半導體溝道的頂部上；以及漏極焊盤，設置在所述漏電極上，其中，所述漏極焊盤包括多個導電層。
[0006] 優選地，所述漏極焊盤包括:硅化物層，與所述漏電極直接接觸；覆蓋層，設置在所述硅化物層上；以及接觸金屬層，設置在所述覆蓋層上。
[0007] 優選地，所述硅化物層包括硅化鈦、硅化鎳、硅化鈷或它們的組合。
[0008] 優選地，所述覆蓋層包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。
[0009] 優選地，所述接觸金屬層包括鎢、鋁、鈷或它們的組合。
[0010] 優選地，所述漏極焊盤還包括設置在所述硅化物層和所述覆蓋層之間的金屬層。
[0011] 優選地，所述金屬層包括鈦(Ti)、鎳(Ni)、鈷(Co)或它們的組合。
[0012] 優選地，該晶體管還包括:鈍化層，封裝所述漏極焊盤。
[0013] 根據本發明的另一方面，提供了一種集成電路，包括:至少一個n型晶體管，設置在襯底上；至少一個P型晶體管，設置在所述襯底上并且與所述n型晶體管相鄰；層間介電層，覆蓋所述n型晶體管、所述p型晶體管和所述襯底；以及多個金屬接觸件，設置在所述層間介電層中，所述金屬接觸件分別與所述n型晶體管和所述p型晶體管的所述源電極、所述柵電極和所述漏極焊盤直接接觸，其中，所述n型晶體管和所述p型晶體管分別包括:源電極，設置在所述襯底中；至少一個半導體溝道，基本垂直于所述源電極而延伸；柵電極，環繞所述半導體溝道；漏電極，設置在所述半導體溝道的頂部上；和漏極焊盤，設置在所述漏電極上，所述漏極焊盤包括多個導電層。
[0014]優選地，所述漏極焊盤包括:硅化物層，與所述漏電極直接接觸；覆蓋層，設置在所述硅化物層上；以及接觸金屬層，設置在所述覆蓋層上。
[0015]優選地，所述硅化物層包括硅化鈦、硅化鎳、硅化鈷或它們的組合。
[0016]優選地，所述覆蓋層包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。
[0017]優選地，所述接觸金屬層包括鎢、鋁、鈷或它們的組合。
[0018]優選地，所述n型晶體管和所述p型晶體管中每一個均還包括:鈍化層，封裝所述漏極焊盤。
[0019]優選地，該集成電路還包括:金屬層，設置在所述硅化物層和所述覆蓋層之間。
[0020]優選地，所述金屬層包括鈦(Ti)、鎳(Ni)、鈷(Co)或它們的組合。
[0021]根據本發明的又一方面，提供了一種方法，包括:接收具有至少一個n型晶體管和至少一個p型晶體管的襯底，其中，所述n型晶體管和所述p型晶體管中的每一個均包括設置在所述襯底中的源電極、基本垂直于所述源電極而延伸的至少一個半導體溝道、環繞所述半導體溝道的柵電極，以及設置在所述半導體溝道的頂部上的漏電極；形成覆蓋所述 n型晶體管和所述p型晶體管的所述漏電極的覆蓋層和硅化物層，其中，所述覆蓋層形成在所述硅化物層上；形成覆蓋所述覆蓋層的金屬層；形成覆蓋所述金屬層的第一鈍化層；形成穿過所述硅化物層、所述覆蓋層、所述金屬層和所述第一鈍化層的開口以產生分別設置在所述n型晶體管和所述p型晶體管的所述漏電極上的漏極焊盤；形成覆蓋所述漏極焊盤的側壁的第二鈍化層；形成第一氧化物層以填充所述漏極焊盤的側壁之間的間隙并覆蓋所述第一鈍化層；拋光所述第一氧化物層，其中，所述拋光停止于所述第一鈍化層處；形成覆蓋所述n型晶體管、所述p型晶體管和所述襯底的層間介電層；以及形成設置在所述層間介電層中的多個金屬接觸件，并且所述金屬接觸件分別與所述n型晶體管和所述p型晶體管的所述源電極、所述柵電極和所述漏極焊盤直接接觸。
[0022]優選地，形成覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的所述覆蓋層和所述硅化物層包括:沉積覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的非晶硅層；沉積覆蓋所述非晶硅層的第一金屬層；對所述非晶硅層和所述第一金屬層進行退火以將所述非晶硅層轉化為所述硅化物層；以及在所述第一金屬層上沉積覆蓋層。
[0023]優選地，所述第一金屬層也被轉化為所述硅化物層。
[0024]優選地，形成覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的所述覆蓋層和所述硅化物層包括:沉積覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的第一金屬層；對所述第一金屬層以及所述n型晶體管和所述p型晶體管的所述漏電極進行退火以將所述漏電極的一部分轉化為所述硅化物層；以及在所述第一金屬層上沉積覆蓋層。【附圖說明】
[0025]當閱讀附圖時，根據以下詳細的描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。
[0026]圖1是根據本發明的各個實施例的集成電路的至少一部分的示意圖。
[0027]圖2是示出了根據本發明的各個實施例的制造集成電路的方法的流程圖。
[0028]圖3是根據本發明的各個實施例的處于制造集成電路的方法的中間階段的襯底的至少一部分的示意圖。
[0029]圖4根據本發明的各個實施例的圖3所示襯底在制造集成電路的方法的后續階段的示意圖。
[0030]圖5根據本發明的各個實施例的圖4所示襯底在制造集成電路的方法的后續階段的示意圖。
[0031]圖6根據本發明的各個實施例的圖5所示襯底在制造集成電路的方法的后續階段的示意圖。
[0032]圖7根據本發明的各個實施例的圖6所示襯底在制造集成電路的方法的后續階段的示意圖。
[0033]圖8根據本發明的各個實施例的圖7所示襯底在制造集成電路的方法的后續階段的示意圖。
[0034]圖9根據本發明的各個實施例的圖8所示襯底在制造集成電路的方法的后續階段的示意圖。
[0035]圖10根據本發明的各個實施例的圖9所示襯底在制造集成電路的方法的后續階段的示意圖。
[0036]圖11根據本發明的各個實施例的圖10所示襯底在制造集成電路的方法的后續階段的示意圖。
[0037]圖12根據本發明的各個實施例的圖11所示襯底在制造集成電路的方法的后續階段的示意圖。
[0038]圖13根據本發明的各個實施例的圖12所示襯底在制造集成電路的方法的后續階段的示意圖。
[0039]圖14根據本發明的各個實施例的圖13所示襯底在制造集成電路的方法的后續階段的示意圖。
[0040]圖15是根據本發明各個實施例的集成電路的至少一部分的示意圖。【具體實施方式】
[0041]以下公開提供了許多不同的用于實施本發明主題的不同特征的實施例或實例。以下描述部件或配置的具體實例以簡化本發明。當然，這些僅僅是實例而不用于限制。例如， 在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和/或字母。這些重復是為了簡化和清楚，其本身并不表示所討論的各個實施例和/或結構之間的關系。
[0042]本文所使用的單數形式“一個”和“該”包括復數個所指物，除非文中另有明確說明。因此，例如對襯墊層的引用包括具有兩個或多個這種襯墊層的實施例，除非文中另有明確說明。在整個說明書中對“一個實施例”或“實施例”的引用是指結合實施例描述的特定部件、結構或特性包括在本發明的至少一個實施例中。因此，在整個說明書的各個地方出現的語句“在一個實施例中”或“在實施例中”不是必須均表示相同的實施例。此外，在一個或多個實施例中，可以以任何適當的方式組合特定的特征、結構或特性。應該理解，以下附圖沒有按比例繪制；而是，這些附圖只是為了說明。
[0043]如前所述，對具有納米線FET的集成電路的要求變得更具有挑戰性。例如，不斷要求改進具有納米線FET的集成電路的電阻(諸如，漏極側的接觸電阻率和互連薄膜電阻)。 此外，制造具有納米線FET的集成電路的更好的工藝靈活性(諸如，在制造納米線FET期間控制漏極消耗(drain consumpt1n)和娃化)對于制造具有納米線FET的集成電路來說也是尤為關鍵的。關于這點，根據本發明的各種實施例提供了晶體管、集成電路和制造集成電路的方法。
[0044]圖1是根據本發明的各個實施例的集成電路10的至少一部分的示意圖。集成電路10包括至少一個n型晶體管100、至少一個p型晶體管200、層間介電層300以及多個金屬接觸件400。n型晶體管100設置在襯底15上。p型晶體管200設置在襯底15上，并且 P型晶體管200與n型晶體管100相鄰。n型晶體管100和p型晶體管200是諸如形成在襯底15上的納米線FET的垂直金屬氧化物半導體場效應晶體管(M0SFET)，并且淺溝槽隔離 (STI) 116設置在n型晶體管100和p型晶體管200之間用于隔離。n型晶體管100和p型晶體管200分別包括源電極、至少一個半導體溝道、柵電極、漏電極和漏極焊盤。如圖1所示，n型晶體管100包括源電極110、至少一個半導體溝道120、柵電極130、漏電極140和漏極焊盤150。源電極110設置在襯底15中。例如，如圖1所示，源電極110可包括形成在襯底15中的摻雜區域112以及形成在摻雜區域112上且作為摻雜區域112的電阻(ohmic) 接觸件的硅化物114。作為電阻接觸件的硅化物114通常通過在形成在襯底15中的摻雜區域112上沉積過渡金屬以及通過退火形成硅化物來形成。作為電阻接觸件的硅化物114還可通過直接濺射化合物來沉積或通過離子注入過渡金屬然后退火來沉積。
[0045]半導體溝道120基本垂直于源電極110延伸。例如，如圖1所示，半導體溝道120 可包括外延層122、半導體柱124和隔離層126。外延層122形成在摻雜區域112上。半導體柱124形成在外延層122上并被隔離層126所環繞。柵電極130環繞半導體溝道120。 例如，如圖1所示，柵電極130可包括第一金屬柵極132、第二金屬柵極134和柵極介電層 136。半導體溝道120被柵極介電層136所環繞。柵極介電層136被第二金屬柵極134所環繞。用于柵極介電層136的適當材料的實例包括但不限于熱生長的二氧化硅(Si02)、沉積的Si02S者通過濺射沉積或原子層沉積所沉積的高k介電質(諸如，氧化鉿(Hf02))。如本文所使用的，術語“高k介電質”是指介電常數k大于約4.0 (大于5102的k值)的介電質。柵極介電層136還可以包括高k介電材料。高k介電材料可定義為介電常數大于熱氧化硅的介電常數約3.9的介電材料。例如，高k介電材料可包括氧化鉿(Hf02)，其介電常數在約18至約40的范圍內。可選地，高k介電材料可包括Zr02、Y203、La205、Gd205、Ti02、 Ta205、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfT1、HfTaO、SrT1 中的一種或它們的組合。第二金屬柵極134被第一金屬柵極132所環繞。漏電極140設置在半導體溝道120的頂部上。例如，漏電極140可以是形成在半導體溝道120的頂部上的外延層。
[0046]漏極焊盤150設置在漏電極140上。如圖1所示，漏極焊盤150聚集對應于半導體溝道120的漏電極140,并且漏極焊盤150可通過一個金屬接觸件400電連接。應該注意，如圖1所示，漏極焊盤150包括多個導電層。換句話說，漏極焊盤150不是單層物質(例如，單個硅化鈦(TiSi)膜)，而是如圖1所示的多個導電層。因此，可以通過選擇合適的材料和多個導電層中的材料的適當厚度來大大減小對應于n型晶體管100的漏極側的接觸電阻率和互連薄膜電阻。如圖1所示，在本發明的各個實施例中，漏極焊盤150包括硅化物層 152、覆蓋層156和接觸金屬層158。硅化物層152與漏電極140直接接觸。覆蓋層156設置在硅化物層152上。接觸金屬層158設置在覆蓋層156上。如前所述，硅化物層152可通過沉積過渡金屬并對沉積的過渡金屬進行退火來形成。此外，硅化物層152還可以通過直接濺射化合物來沉積或者通過直接濺射過渡金屬然后進行退火來沉積。在本發明的各個實施例中，硅化物層152包括硅化鈦(TiSi)、硅化鎳(NiSi)、硅化鈷(CoSi)或它們的組合。 設置在硅化物層152上的覆蓋層156可保護硅化物層152并且還被認為是組合硅化物層 152和接觸金屬層158的粘合層。覆蓋層156可以是任何適當的導電材料。在本發明的各個實施例中，覆蓋層156包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。接觸金屬層158 是金屬層，因此具有比硅化物層152的電阻小的電阻。在本發明的各個實施例中，接觸金屬層158包括鎢(W)、鋁(A1)、鈷(Co)或它們的組合。如前所述，如圖1所示，漏極焊盤150不是單層物質(諸如，單層硅化鈦(TiSi)膜)，而是多個導電層。因此，可以通過引入電阻低于硅化物152的電阻的接觸金屬層158來大大減小對應于n型晶體管100的漏極側的接觸電阻率和互連薄膜電阻。此外，在本發明的各個實施例中，漏極焊盤150還包括設置在硅化物層152和覆蓋層156之間的金屬層154。金屬層154可以是任何適當的金屬材料。在本發明的各個實施例中，金屬層154包括鈦(Ti)、鎳(Ni)、鈷(Co)或它們的組合。如圖1所示，在本發明的各個實施例中，n型晶體管100還包括鈍化層160。鈍化層160封裝漏極焊盤150。在本發明的各個實施例中，鈍化層160包括氮化硅。因此，在隨后的制造工藝期間可以保護漏極焊盤150,并且可以進一步提高n型晶體管100的可靠性。
[0047] 還如圖1所示，p型晶體管200包括源電極210、至少一個半導體溝道220、柵電極 230、漏電極240和漏極焊盤250。源電極210也設置在襯底15中。如圖1所示，源電極210 可包括形成在襯底15中的摻雜區域212以及形成在摻雜區域212上作為摻雜區域212的電阻接觸件的硅化物214。作為電阻接觸件的硅化物214通常通過在形成在襯底15中的摻雜區域212上沉積過渡金屬然后通過退火形成硅化物來形成。硅化物214也可以通過直接濺射化合物來沉積或通過離子注入過渡金屬然后進行退火來沉積。半導體溝道220基本垂直于源電極210延伸。例如，如圖1所示，半導體溝道220可包括外延層222、半導體柱224 和隔離層226。外延層222形成在摻雜區域212上。半導體柱224形成在外延層222上并被隔離層226所環繞。柵電極230環繞半導體溝道220。例如，如圖1所示，柵電極230可包括金屬柵極232和柵極介電層236。半導體溝道220被柵極介電層236所環繞。柵極介電層236被金屬柵極232所環繞。漏電極240設置在半導體溝道220的頂部上。例如，漏電極240可以是形成在半導體溝道220的頂部上的外延層。漏極焊盤250設置在漏電極 240上。如圖1所示，漏極焊盤250與對應于半導體溝道220的漏電極240接觸，并且漏極焊盤250可通過一個金屬接觸件400電連接。如圖1所示，漏極焊盤250包括多個導電層。 換句話說，如圖1所示，漏極焊盤250不是單層物質(例如，單層硅化鈦(TiSi)膜)，而是多個導電層。因此，可以通過選擇適當的材料和多個導電層中的材料的適當厚度來大大減小對應于P型晶體管200的漏極側的接觸電阻率和互連薄膜電阻。如圖1所示，在本發明的各個實施例中，漏極焊盤250包括硅化物層252、覆蓋層256和接觸金屬層258。硅化物層 252與漏電極240直接接觸。覆蓋層256設置在硅化物層252上。接觸金屬層258設置在覆蓋層256上。如前所述，硅化物層252可通過沉積過渡金屬并對沉積的過渡金屬進行退火來形成。此外，硅化物層252還可以通過直接濺射化合物來沉積或者通過直接濺射過渡金屬然后進行退火來沉積。在本發明的各個實施例中，硅化物層252包括硅化鈦(TiSi)、硅化鎳(NiSi)、硅化鈷(CoSi)或它們的組合。設置在硅化物層252上的覆蓋層256可保護硅化物層252并且還被認為是組合硅化物層252和接觸金屬層258的粘合層。覆蓋層256 可以是任何適當的導電材料。在本發明的各個實施例中，覆蓋層256包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。接觸金屬層258是金屬層，因此其具有比硅化物層252的電阻小的電阻。在本發明的各個實施例中，接觸金屬層258包括鎢(W)、鋁(A1)、鈷(Co)或它們的組合。如前所述，如圖1所示，漏極焊盤250不是單層物質(諸如，單層硅化鈦(TiSi) 膜)，而是多個導電層。因此，可以通過引入電阻低于硅化物252的電阻的接觸金屬層258 來大大減小對應于P型晶體管200的漏極側的接觸電阻率和互連薄膜電阻。此外，在本發明的各個實施例中，漏極焊盤250還包括設置在硅化物層252和覆蓋層256之間的金屬層 254。金屬層254可以是任何適當的金屬材料。在本發明的各個實施例中，金屬層254包括鈦(Ti)、鎳(Ni)、鈷(Co)或它們的組合。如圖1所示，在本發明的各個實施例中，p型晶體管200還包括鈍化層260。鈍化層260封裝漏極焊盤250。在本發明的各個實施例中，鈍化層260包括氮化硅。因此，在隨后的制造工藝期間可以保護漏極焊盤250,并且可以進一步提高P型晶體管200的可靠性。
[0048]如圖1所示，層間介電層300覆蓋n型晶體管100、p型晶體管200和襯底15。層間介電層300可以通過以任何適當的沉積工藝沉積氧化硅來形成，其中沉積工藝包括但不限于原子層沉積(ALD)、化學汽相沉積(CVD)、低壓化學汽相沉積(LPCVD)、等離子體增強化學汽相沉積(PECVD)、高密度等離子體化學汽相沉積(HDPCVD)、次大氣壓化學汽相沉積 (SACVD)、快速熱化學汽相沉積(RTCVD)、高溫氧化沉積(HT0)、低溫氧化沉積(LT0)、限制反應CVD(LRPCVD)。多個金屬接觸件400設置在層間介電層300中，并且金屬接觸件400分別與n型晶體管100和p型晶體管200的源電極110、210、柵電極130、230以及漏極焊盤 150、250直接接觸。
[0049]圖2是示出了根據本發明的各個實施例的制造集成電路的方法800的流程圖。方法800開始于框802,其中，接收襯底。襯底可以是半導體襯底，其包括已略摻雜有n型或p 型摻雜物的單晶硅。襯底具有至少一個n型晶體管和至少一個p型晶體管。n型晶體管和 P型晶體管分別包括設置在襯底中的源電極、基本垂直于源電極延伸的至少一個半導體溝道、環繞半導體溝道的柵電極，以及設置在半導體溝道的頂部上的漏電極。方法800繼續到框804,其中，形成覆蓋層和硅化物層。硅化物層覆蓋n型晶體管和p型晶體管的漏電極。 覆蓋層形成在硅化物層上。方法800繼續到框806,其中，形成金屬層。金屬層覆蓋了覆蓋層。方法800繼續到框808,其中，形成第一鈍化層。第一鈍化層覆蓋金屬層。如框810所示，方法800還包括形成穿過硅化物層、覆蓋層、金屬層和第一鈍化層的開口以生成設置在 n型晶體管和p型晶體管的漏電極上的各個漏極焊盤。如框812所示，方法800還包括形成覆蓋漏極焊盤的側壁的第二鈍化層。如框814所示，方法800還包括形成第一氧化物層以填充漏極焊盤的側壁之間的間隙并覆蓋第一鈍化層。方法800繼續到框816,其中，拋光第一氧化物層。拋光停止于第一鈍化層。方法800繼續到框818,其中，形成層間介電層。層間介電層覆蓋n型晶體管、p型晶體管和襯底。如框820所示，方法800還包括形成設置在層間介電層中的多個金屬接觸件，并且金屬接觸件分別與n型晶體管和p型晶體管的源電極、柵電極和漏極焊盤直接接觸。方法800的細節進一步在圖3至圖13中示出并在以下段落中進行描述。
[0050]圖3是根據本發明的各個實施例的處于制造集成電路的方法的中間階段的襯底的至少一部分的示意圖。參照圖3,接收襯底15。襯底15具有至少一個n型晶體管100和至少一個P型晶體管200。n型晶體管100和p型晶體管200分別包括設置在襯底中的源電極、基本垂直于源電極延伸的至少一個半導體溝道、環繞半導體溝道的柵電極、以及設置在半導體溝道的頂部上的漏電極。如圖3所示，n型晶體管100包括源電極110、至少一個半導體溝道120、柵電極130和漏電極140。n型晶體管100的源電極110、半導體溝道120、 柵電極130和漏電極140的細節與上述相似，因此這里省略細節描述。p型晶體管200包括源電極210、至少一個半導體溝道220、柵電極230和漏電極240。p型晶體管200的源電極210、半導體溝道220、柵電極230和漏電極240的細節與上述相似，因此這里省略細節描述。如圖3所示，諸如氮化硅的鈍化膜610和諸如氧化硅的介電層310可共形地沉積以覆蓋n型晶體管100和p型晶體管200,并且鈍化膜610和介電層310可通過拋光來進行平坦化和/或被蝕刻，以露出n型晶體管100和p型晶體管200的各個漏電極140、240。
[0051]圖4是根據本發明的各個實施例的圖3所示襯底在制造集成電路的方法的后續階段的示意圖。圖5是根據本發明的各個實施例的圖4所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖4和圖5,在接收具有至少一個n型晶體管100和至少一個p型晶體管200的襯底15操作之后，形成硅化物層540。硅化物層540覆蓋n型晶體管100和p型晶體管的漏電極140、240。硅化物層540可通過直接沉積硅化物膜(諸如，硅化鈦(TiSi)、 硅化鎳(NiSi)、硅化鈷(CoSi))形成，以覆蓋n型晶體管100的漏電極140和p型晶體管 200的漏電極240。可通過多個步驟形成硅化物層540。如圖4所示，在本發明的各個實施例中，形成覆蓋n型晶體管100和p型晶體管200的漏電極140、240的硅化物層540的操作包括:沉積覆蓋n型晶體管100和p型晶體管200的漏電極140、240的非晶硅層510。接著，沉積第一金屬層520以覆蓋非晶硅層510。第一金屬層520可以包括鈦(Ti)、鎳(Ni)、 鈷(Co)或它們的組合。對非晶硅層510和第一金屬層520進行退火以將非晶硅層510轉化為如圖5所示的硅化物層540。可以執行諸如快速熱退火(RTAA)的退火工藝來用于轉化非晶硅層510。在本發明的各個實施例中，第一金屬層520也被轉化為硅化物層540。還如圖5所示，在形成硅化物層540之后，形成覆蓋層530。覆蓋層530覆蓋硅化物層540。覆蓋層530可以包括氮化鈦(TiN)。在一些實施例中，在對非晶硅層510退火之前，在第一金屬層520上形成覆蓋層530。
[0052]圖6是根據本發明的各個實施例的圖5所示襯底在制造集成電路的方法的后續階段的示意圖。圖7是根據本發明的各個實施例的圖6所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖6,在形成覆蓋硅化物層540的覆蓋層530的操作之后，形成金屬層550以覆蓋覆蓋層530。金屬層550可以包括鎢(W)。如圖6所示，在形成覆蓋了覆蓋層530的金屬層550之后，形成第一鈍化層610。第一鈍化層610覆蓋金屬層550。第一鈍化層610可包括氮化硅，并且用任何適當的沉積工藝形成，任何適當的沉積工藝包括但不限于原子層沉積(ALD)、化學汽相沉積(CVD)、低壓化學汽相沉積(LPCVD)、等離子體增強化學汽相沉積(PECVD)、高密度等離子體化學汽相沉積(HDPCVD)、次大氣壓化學汽相沉積 (SACVD)、快速熱化學汽相沉積(RTCVD)、高溫氧化沉積(HTO)、低溫氧化沉積(LTO)和限制反應CVD(LRPCVD)。參照圖7,在形成覆蓋金屬層550的第一鈍化層610的操作之后，形成穿過硅化物層540、覆蓋層530、金屬層550和第一鈍化層610的開口 650,以生成設置在n 型晶體管100和P型晶體管200的漏電極140、240上的相應的漏極焊盤150、250。換句話說，在前述操作中形成的硅化物層540、覆蓋層530和金屬層550被分離為分別設置在n型晶體管100和p型晶體管200的漏電極140、240上的漏極焊盤150、250。n型晶體管100的漏極焊盤150包括硅化物層152、覆蓋層156和接觸金屬層158,以及p型晶體管200的漏極焊盤250包括硅化物層252、覆蓋層256和導電金屬層258。在本發明的各個實施例中， 如圖7所示，n型晶體管100的漏極焊盤150還包括金屬層154,以及p型晶體管200的漏極焊盤250還包括金屬層254。
[0053]圖8是根據本發明的各個實施例的圖7所示襯底在制造集成電路的方法的后續階段的示意圖。圖9是根據本發明的各個實施例的圖8所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖8,在形成穿過硅化物層540、覆蓋層530、金屬層550和第一鈍化層610的開口 650的操作之后，形成覆蓋漏極焊盤150、250的側壁的第二鈍化層620。第二鈍化層620可包括作為第一鈍化層610的氮化硅，并且可用任何適當的沉積工藝形成，沉積工藝包括但不限于原子層沉積(ALD)、化學汽相沉積(CVD)、低壓化學汽相沉積(LPCVD)、 等離子體增強化學汽相沉積(PECVD)、高密度等離子體化學汽相沉積(HDPCVD)、次大氣壓化學汽相沉積(SACVD)、快速熱化學汽相沉積(RTCVD)、高溫氧化沉積(HT0)、低溫氧化沉積 (LT0)和限制反應CVD (LRPCVD)。因此，可進一步保護n型晶體管100的漏極焊盤150和p 型晶體管200的漏極焊盤250,并且可進一步提高n型晶體管100和p型晶體管200的可靠性。參照圖9,可進一步蝕刻第二鈍化層620以進行平坦化，并且為了后續處理去除了部分第二鈍化層620。
[0054]圖10是根據本發明的各個實施例的圖9所示襯底在制造集成電路的方法的后續階段的示意圖。圖11是根據本發明各個實施例的圖10所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖10,在形成覆蓋漏極焊盤150、250的側壁的第二鈍化層620的操作之后，形成第一氧化物層630以填充漏極焊盤150、250的側壁之間的間隙。第一氧化物層630可包括氧化硅，并且可用任何適當的沉積工藝形成。在本發明的各個實施例中，通過流動式CVD執行形成填充漏極焊盤150、250的側壁之間的間隙的第一氧化物層630。因此，可填充漏極焊盤150、250的側壁之間的間隙而沒有空隙，并且可進一步提高n型晶體管 100和p型晶體管200的可靠性。參照圖11，在形成第一氧化物層630的操作之后，拋光第一氧化物層630。應該注意，拋光步驟停止于第一鈍化層610處，因為第一鈍化層610包括不同于第一氧化物層630的氮化硅。因此，增大了拋光的工藝窗，并且可以改善漏極焊盤 150、250的厚度的均勻性。
[0055]圖12是根據本發明的各個實施例的圖11所示襯底在制造集成電路的方法的后續階段的示意圖。圖13是根據本發明的各個實施例的圖12所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖12,在拋光第一氧化物層630的操作之后，形成層間介電層 640。層間介電層640覆蓋n型晶體管100、p型晶體管200和襯底15。層間介電(ILD)層640可包括任何現在已知或之后開發的適合用于第一接觸層的介電質，諸如但不限于氮化硅(Si3N4)、氧化硅(Si02)、氟化Si02(FSG)、氫化碳氧化硅(SiCOH)、多孔SiCOH、硼磷硅酸鹽玻璃(BPSG)、倍半硅氧烷、包括硅(Si)原子、碳(C)原子、氧(0)原子和/或氫(H)原子的摻碳(C)氧化物(即，有機硅酸鹽)、熱固性聚亞芳基醚、旋涂含硅碳的聚合物材料、其他低介電常數材料或它們的層。在本發明的各個實施例中，ILD層230可包括諸如金屬氧化物 (諸如，氧化鉭(Ta205)、氧化鋇鈦(BaTi03)、氧化鉿(Hf02)、氧化鋯(Zr02)、氧化鋁(A1203)) 的高介電常數(高k)電介質。在形成層間介電層640的操作之后，形成多個金屬接觸件 400。參照圖13,可通過光刻-蝕刻工藝來形成多個開口以露出n型晶體管100和p型晶體管200的源電極110、210、柵電極130、230以及漏極焊盤150、250。然后，如圖13所示， 可以在層間介電層300 (包括第一氧化物層630和層間介電層640)上形成接觸金屬層410。 如圖13所示，接觸金屬膜410設置在層間介電層300上，并且金屬接觸件400分別與n型晶體管100和p型晶體管200的源電極110、210、柵電極130、230以及漏極焊盤150、250直接接觸。拋光接觸金屬膜410以產生如圖1所示的多個金屬接觸件400。因此，制造了根據本發明的各個實施例的圖1所示的集成電路10。多個金屬接觸件400還可以包括鎢、鋁、銅或其他適當的材料。
[0056]圖14是示出了根據各個實施例的如方法800的框804所示的形成覆蓋n型晶體管和P型晶體管的漏電極的覆蓋層和硅化物層。圖14是根據本發明的各個實施例的圖13 所示襯底在制造集成電路的方法的后續階段的示意圖。參照圖14,在接收具有至少一個n 型晶體管100和至少一個P型晶體管200的襯底15的操作之后，形成硅化物層710和覆蓋層730。硅化物層710覆蓋n型晶體管100和p型晶體管200的漏電極140、240。硅化物層710可包括硅化鈦(TiSi)、硅化鎳(NiSi)、硅化鈷(CoSi)或它們的組合以覆蓋n型晶體管100的漏電極140和p型晶體管200的漏電極240。通過多個步驟可形成硅化物層710。 如圖14所示，在本發明的各個實施例中，形成覆蓋n型晶體管100和p型晶體管200的漏電極140、240的覆蓋層730和硅化物層710的操作包括:沉積覆蓋n型晶體管100和p型晶體管200的漏電極140、240的第一金屬層720。第一金屬層720可以包括鈦(Ti)、鎳(Ni)、 鈷(Co)或它們的組合。接著，對n型晶體管100和p型晶體管200的漏電極140、240以及第一金屬層720進行退火以將漏電極140、240的一部分轉化為如圖14所示的硅化物層 710。在形成硅化物層710之后，漏電極140、240的體積因此減少。可執行諸如快速熱退火 (RTA)的退火工藝來用于形成硅化物層710。然后，在第一金屬層720上形成覆蓋層730。 覆蓋層730覆蓋第一金屬層720。覆蓋層730可包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。在一些實施例中，可在退火工藝之前形成覆蓋層730。例如，形成覆蓋n型晶體管100 和p型晶體管200的漏電極140、240的覆蓋層730和硅化物層710的操作可包括:沉積覆蓋n型晶體管100和p型晶體管200的漏電極140、240的第一金屬層720。接著，在第一金屬層720上形成覆蓋層730。然后，對n型晶體管100和p型晶體管200的漏電極140、240 以及第一金屬層710進行退火以將漏電極140、240的一部分轉化為如圖14所示的硅化物層 710。
[0057]圖15是根據本發明的各個實施例的集成電路的至少一部分的示意圖。參照圖1、 圖2和圖15,圖15所示襯底是在執行方法800中的框808至框822的步驟之后的圖14所示的襯底。圖15和圖1中的集成電路10之間的差別包括:n型晶體管100的漏電極141、n型晶體管100的漏極焊盤151、p型晶體管200的漏電極241以及p型晶體管200的漏極焊盤251。n型晶體管100的漏極焊盤151包括硅化物層153、金屬層155、覆蓋層157和接觸金屬層159。硅化物層153與漏電極141直接接觸。金屬層155設置在硅化物層153上。 覆蓋層157設置在硅化物層153上。接觸金屬層159設置在覆蓋層157上。p型晶體管200 的漏極焊盤251包括硅化物層253、金屬層255、覆蓋層257和接觸金屬層259。硅化物層 253與漏電極241直接接觸。金屬層255設置在硅化物層253上。覆蓋層257設置在硅化物層253上。接觸金屬層259設置在覆蓋層257上。在本發明的各個實施例中，硅化物層 153、253包括硅化鈦(TiSi)、硅化鎳(NiSi)、硅化鈷(CoSi)或它們的組合。在本發明的各個實施例中，金屬層155、255包括鈦(Ti)、鎳(Ni)、鈷(Co)或它們的組合。在本發明的各個實施例中，覆蓋層157、257包括氮化鈦(TiN)、氮化鉭(TaN)或它們的組合。根據本發明的各個實施例，接觸金屬層159、259包括鎢(W)、鋁(A1)、鈷(Co)或它們的組合。
[0058]根據本發明的各個實施例，由于漏極焊盤具有多個導電層的特殊設計，顯著減小了具有晶體管的集成電路的電阻，諸如，漏極側的接觸電阻率和互連薄膜電阻。如上所述， 晶體管的漏極焊盤不是單層物質(諸如，單層硅化物膜)而是多個導電層。因此，通過引入電阻小于硅化物層的電阻的接觸金屬層，可大大減小了與晶體管相關的漏極側的接觸電阻率和互連薄膜電阻。此外，也改善了在制造晶體管期間的制造具有晶體管的集成電路的工藝靈活性，諸如，對漏極消耗和硅化的控制，因此增強了根據本發明的各個實施例的具有晶體管的集成電路的性能。
[0059]根據本發明的各個實施例，一種晶體管包括源電極、至少一個半導體溝道、柵電極、漏電極和漏極焊盤。源電極設置在襯底中。半導體溝道基本垂直于源電極延伸。柵電極環繞半導體溝道。漏電極設置在半導體溝道的頂部上。漏極焊盤設置在漏電極上，其中， 漏極焊盤包括多個導電層。
[0060]根據本發明的其他各個實施例，一種集成電路包括至少一個n型晶體管、至少一個P型晶體管、層間介電層和多個金屬接觸件。n型晶體管設置在襯底上。p型晶體管設置在襯底上并與n型晶體管相鄰。n型晶體管和p型晶體管分別包括:設置在襯底中的源電極；基本垂直于源電極延伸的至少一個半導體溝道；環繞半導體溝道的柵電極；設置在半導體溝道的頂部上的漏電極；以及設置在漏電極上的漏極焊盤。漏極焊盤包括多個導電層。 層間介電層覆蓋n型晶體管、p型晶體管和襯底。多個金屬接觸件設置在層間介電層中，金屬接觸件分別與n型晶體管和p型晶體管的源電極、柵電極和漏極焊盤直接接觸。
[0061]根據本發明的各個實施例，一種制造集成電路的方法包括:接收具有至少一個n 型晶體管和至少一個p型晶體管的襯底，其中，n型晶體管和p型晶體管的每一個均包括設置在襯底中的源電極、基本垂直于源電極延伸的至少一個半導體溝道、環繞半導體溝道的柵電極、以及設置在半導體溝道的頂部上的漏電極。該方法還包括:形成覆蓋n型晶體管和 p型晶體管的漏電極的覆蓋層和硅化物層，其中，覆蓋層形成在硅化物層上。該方法還包括: 形成覆蓋該覆蓋層的金屬層。該方法還包括:形成覆蓋金屬層的第一鈍化層。該方法還包括:形成穿過硅化物層、覆蓋層、金屬層和第一鈍化層的開口以產生設置在n型晶體管和p 型晶體管的漏電極上的各個漏極焊盤。該方法還包括:形成覆蓋漏極焊盤的側壁的第二鈍化層。該方法還包括:形成第一氧化物層以填充漏極焊盤的側壁之間的間隙并覆蓋第一鈍化層。該方法還包括:拋光第一氧化物層，其中，拋光停止于第一鈍化層。該方法還包括:形成覆蓋n型晶體管、p型晶體管和襯底的層間介電層。該方法還包括:形成設置在層間介電層中的多個金屬接觸件，并且金屬接觸件分別與n型晶體管和p型晶體管的源電極、柵電極和漏極焊盤直接接觸。
[0062] 上面論述了多個實施例的特征使得本領域技術人員能夠更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用于執行與本文所述實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發明的精神和范圍，并且可以在不背離本發明的精神和范圍的情況下做出各種變化、替換和改變。
【主權項】
1.一種晶體管，包括:源電極，設置在襯底中；至少一個半導體溝道，基本垂直于所述源電極而延伸；柵電極，環繞所述半導體溝道；漏電極，設置在所述半導體溝道的頂部上；以及漏極焊盤，設置在所述漏電極上，其中，所述漏極焊盤包括多個導電層。2.根據權利要求1所述的晶體管，其中，所述漏極焊盤包括:硅化物層，與所述漏電極直接接觸；覆蓋層，設置在所述硅化物層上；以及 接觸金屬層，設置在所述覆蓋層上。3.根據權利要求2所述的晶體管，其中，所述硅化物層包括硅化鈦、硅化鎳、硅化鈷或 它們的組合。4.一種集成電路，包括:至少一個n型晶體管，設置在襯底上；至少一個P型晶體管，設置在所述襯底上并且與所述n型晶體管相鄰，其中，所述n型 晶體管和所述p型晶體管分別包括:源電極，設置在所述襯底中；至少一個半導體溝道，基本垂直于所述源電極而延伸；柵電極，環繞所述半導體溝道；漏電極，設置在所述半導體溝道的頂部上；和漏極焊盤，設置在所述漏電極上，所述漏極焊盤包括多個導電層；層間介電層，覆蓋所述n型晶體管、所述p型晶體管和所述襯底；以及 多個金屬接觸件，設置在所述層間介電層中，所述金屬接觸件分別與所述n型晶體管 和所述P型晶體管的所述源電極、所述柵電極和所述漏極焊盤直接接觸。5.根據權利要求4所述的集成電路，其中，所述漏極焊盤包括:硅化物層，與所述漏電極直接接觸；覆蓋層，設置在所述硅化物層上；以及 接觸金屬層，設置在所述覆蓋層上。6.根據權利要求5所述的集成電路，其中，所述硅化物層包括硅化鈦、硅化鎳、硅化鈷 或它們的組合。7.一種方法，包括:接收具有至少一個n型晶體管和至少一個p型晶體管的襯底，其中，所述n型晶體管和 所述P型晶體管中的每一個均包括設置在所述襯底中的源電極、基本垂直于所述源電極而 延伸的至少一個半導體溝道、環繞所述半導體溝道的柵電極，以及設置在所述半導體溝道 的頂部上的漏電極；形成覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的覆蓋層和硅化物層，其中， 所述覆蓋層形成在所述硅化物層上；形成覆蓋所述覆蓋層的金屬層；形成覆蓋所述金屬層的第一鈍化層；形成穿過所述硅化物層、所述覆蓋層、所述金屬層和所述第一鈍化層的開口以產生分 別設置在所述n型晶體管和所述p型晶體管的所述漏電極上的漏極焊盤；形成覆蓋所述漏極焊盤的側壁的第二鈍化層；形成第一氧化物層以填充所述漏極焊盤的側壁之間的間隙并覆蓋所述第一鈍化層；拋光所述第一氧化物層，其中，所述拋光停止于所述第一鈍化層處；形成覆蓋所述n型晶體管、所述p型晶體管和所述襯底的層間介電層；以及 形成設置在所述層間介電層中的多個金屬接觸件，并且所述金屬接觸件分別與所述n 型晶體管和所述p型晶體管的所述源電極、所述柵電極和所述漏極焊盤直接接觸。8.根據權利要求7所述的方法，其中，形成覆蓋所述n型晶體管和所述p型晶體管的所 述漏電極的所述覆蓋層和所述硅化物層包括:沉積覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的非晶硅層；沉積覆蓋所述非晶硅層的第一金屬層；對所述非晶硅層和所述第一金屬層進行退火以將所述非晶硅層轉化為所述硅化物層；以及在所述第一金屬層上沉積覆蓋層。9.根據權利要求8所述的方法，其中，所述第一金屬層也被轉化為所述硅化物層。10.根據權利要求7所述的方法，其中，形成覆蓋所述n型晶體管和所述p型晶體管的 所述漏電極的所述覆蓋層和所述硅化物層包括:沉積覆蓋所述n型晶體管和所述p型晶體管的所述漏電極的第一金屬層；對所述第一金屬層以及所述n型晶體管和所述p型晶體管的所述漏電極進行退火以將 所述漏電極的一部分轉化為所述硅化物層；以及 在所述第一金屬層上沉積覆蓋層。
【文檔編號】H01L29/78GK105990431SQ201510093042
【公開日】2016年10月5日
【申請日】2015年3月2日
【發明人】張家豪, 謝明山, 陳振隆, 連萬益, 王志豪
【申請人】臺灣積體電路制造股份有限公司