半導體裝置的制造方法
【專利摘要】根據一實施方式，半導體裝置具備：半導體基板，具有第1面和第2面；元件區域，設于半導體基板；末端區域，設于元件區域的周圍的半導體基板，具有設于半導體基板的第1面的第1導電型的第1半導體區域、設在第1半導體區域與第2面之間的第2導電型的第2半導體區域、設在第1半導體區域上的第1絕緣膜、和設在第1半導體區域上且處于第1絕緣膜之間的第2絕緣膜；第1電極，設在元件區域的第1面上，與第1半導體區域電連接；以及第2電極，設在半導體基板的第2面上。
【專利說明】半導體裝置
[0001]本申請基于2015年03月16日提出申請的先行的日本專利申請第2015 — 051679號主張優先權，這里引用其全部內容。
技術領域
[0002]這里說明的實施方式一般涉及半導體裝置。
【背景技術】
[0003]作為使半導體設備的可靠性劣化的因素，已知有由絕緣膜中包含的電荷帶來的特性變動。絕緣膜中包含的電荷在半導體設備的動作或待機中在半導體設備內移動，引起半導體設備的耐壓的變動及泄漏電流的變動。
【發明內容】
[0004]本發明提供一種能夠提高可靠性的半導體裝置。
[0005]根據一技術方案，半導體裝置具備:半導體基板，具有第I面和第2面；元件區域，設置于上述半導體基板；末端區域，設置于上述元件區域的周圍的上述半導體基板，具有:設置于上述半導體基板的第I面的第I導電型的第I半導體區域、設在上述第I半導體區域與上述第2面之間的第2導電型的第2半導體區域、設在上述第I半導體區域上的第I絕緣膜、和設在上述第I半導體區域上且處于上述第I絕緣膜之間的第2絕緣膜；第I電極，設在上述元件區域的第I面上，與上述第I半導體區域電連接；以及第2電極，設在上述半導體基板的上述第2面上。
[0006]根據上述結構的半導體裝置，能夠提供一種能夠提高可靠性的半導體裝置。
【附圖說明】
[0007]圖1是第I實施方式的半導體裝置的示意剖視圖。
[0008]圖2是第I實施方式的半導體裝置的示意平面圖。
[0009]圖3是比較形態的半導體裝置的示意剖視圖。
[0010]圖4是第2實施方式的半導體裝置的示意剖視圖。
[0011]圖5是第3實施方式的半導體裝置的示意剖視圖。
[0012]圖6是第4實施方式的半導體裝置的示意剖視圖。
[0013]圖7是第5實施方式的半導體裝置的示意剖視圖。
[0014]圖8是第6實施方式的半導體裝置的示意剖視圖。
[0015]圖9是第6實施方式的半導體裝置的示意平面圖。
【具體實施方式】
[0016]以下，參照【附圖說明】本發明的實施方式。另外，在以下的說明中，對相同的部件等賦予相同的標號，關于說明了一次的部件等適當省略其說明。
[0017]此外，在以下的說明中，n+、n、n~及p+、p、p_的表述表示各導電型的雜質濃度的相對的高低。即，n+表示與η相比η型的雜質濃度相對較高，η _表示與η相比η型的雜質濃度相對較低。此外，P+表示與P相比P型的雜質濃度相對較高，P _表示與P相比P型的雜質濃度相對較低。另外，也有將η+型、η _型單記作η型、將ρ+型、P _型單記作ρ型的情況。
[0018](第I實施方式)
[0019]本實施方式的半導體裝置具備:半導體基板，具有第I面和第2面；元件區域，設置于半導體基板；末端區域，設置于元件區域的周圍的上述半導體基板，具有:設置于半導體基板的第I面的第I導電型的第I半導體區域、設在第I半導體區域與第2面之間的第2導電型的第2半導體區域、設在第I半導體區域上的第I絕緣膜、和設在第I半導體區域上且處于第I絕緣膜之間的第2絕緣膜；第I電極，設在元件區域的第I面上，與第I半導體區域電連接；以及第2電極，設在半導體基板的上述第2面上。
[0020]圖1是本實施方式的半導體裝置的示意剖視圖。圖2是本實施方式的半導體裝置的示意平面圖。圖2表示半導體基板正上方的絕緣膜的圖案。圖1表示圖2的ΑΑ’截面。本實施方式的半導體裝置是肖特基勢皇二極管(SBD)。
[0021]SBD100具備元件區域和將元件區域包圍的末端區域。元件區域作為在SBD100的順方向偏壓時主要流過電流的區域發揮功能。末端區域作為在SBD100的逆方向偏壓時將施加在元件區域的端部上的電場的強度緩和、使SBD100的元件耐壓提高的區域發揮功能。
[0022]SBD100具備半導體基板10、ρ型的降低表面電場(resurf)區域(第I半導體區域)12、n_型的漂移區域(第2半導體區域)14、n+型的陰極區域16、場氧化膜(第I絕緣膜)18、陽極電極(第I電極)20、陰極電極(第2電極)22及鈍化膜(第2絕緣膜)24。
[0023]半導體基板10具備第I面和對置于第I面的第2面。在圖1中，第I面是圖的上偵_面，第2面是圖的下側的面。
[0024]半導體基板10例如是4H - SiC構造的SiC基板。半導體基板10的膜厚例如是5 μ m以上且600 μ m以下。
[0025]ρ型的降低表面電場區域(第I半導體區域)12在半導體基板10的第I面上包圍元件區域而設置。P型的降低表面電場區域12含有ρ型雜質。ρ型雜質例如是鋁(Al)。ρ型雜質的雜質濃度例如是I X 116Cm-3以上且I X 10 19cm_3以下。
[0026]n_型的漂移區域(第2半導體區域)14設在ρ型的降低表面電場區域12與第2面之間。在元件區域的第I面上也設有η_型的漂移區域14。η_型的漂移區域14含有η型雜質。η型雜質例如是氮(N)。η型雜質的雜質濃度例如是5 X 114CnT3以上且5 X 10 16cm_3以下。
[0027]η+型的陰極區域16設在半導體基板10的第2面上。η +型的陰極區域16含有η型雜質。η型雜質例如是氮(N)。η型雜質的雜質濃度例如是I X 1isCnT3以上且I X 10 2°cm_3以下。
[0028]場氧化膜(第I絕緣膜)18設在ρ型的降低表面電場區域12上。場氧化膜18在元件區域中具備開口部(第I開口部)。此外，場氧化膜18在ρ型的降低表面電場區域12上具備開口部(第2開口部)。場氧化膜18例如是硅氧化膜。場氧化膜18的膜厚例如是
0.01 μ m以上且10 μ m以下。
[0029]陽極電極(第I電極)20在場氧化膜18的開口部(第I開口部)與n_型的漂移區域14和p型的降低表面電場區域12接觸。陽極電極20與rT型的漂移區域14的接觸是肖特基接觸。陽極電極20與p型的降低表面電場區域12的接觸優選的是歐姆接觸。
[0030] 陽極電極20是金屬。陽極電極20例如是鈦(Ti)與鋁(A1)的層疊膜。[〇〇31] 陰極電極22與半導體基板10的第2面接觸而設置。陰極電極22與n+型的陰極區域16接觸而設置。陰極電極22與n+型的陰極區域16的接觸優選的是歐姆接觸。
[0032]陰極電極22是金屬。陰極電極22例如由含有鎳硅的層疊膜構成。
[0033]鈍化膜(第2絕緣膜)24設在場氧化膜18上及陽極電極20上。鈍化膜24埋入至IJ P型的降低表面電場區域12上的場氧化膜18的開口部(第2開口部)中，與p型的降低表面電場區域12接觸。在場氧化膜18的開口部(第2開口部)中，鈍化膜24夾在場氧化膜18之間。
[0034]如圖2所示，與p型的降低表面電場區域12接觸的部分的鈍化膜24是將元件區域包圍的環狀的圖案。
[0035]鈍化膜24例如是樹脂膜。鈍化膜24例如是聚酰亞胺。
[0036]接著，對本實施方式的SBD100的作用及效果進行說明。
[0037]圖3是比較形態的半導體裝置的示意剖視圖。比較形態的半導體裝置是SBD900。 SBD900除了不具備鈍化膜24被場氧化膜18夾著的構造以外，與第1實施方式的半導體裝置是同樣的。
[0038]SBD900在末端區域中具備p型的降低表面電場區域12。在SBD900的逆向偏壓時， 在P型的降低表面電場區域12與rT型的漂移區域14之間的pn結上被施加逆偏壓。當被施加逆偏壓時，通過P型的降低表面電場區域12耗盡，施加在元件區域的端部上的電場的強度被緩和，SBD100的耐壓提高。
[0039]當在pn結上被施加逆偏壓時，末端區域的場氧化膜18被施加橫向的電場。通過橫向的電場，場氧化膜18中的電荷在橫向上移動。通過電荷在場氧化膜18中移動，末端區域的電荷平衡崩塌。因此，有可能發生耐壓變動或泄漏電流變動等的可靠性不良。
[0040]在場氧化膜18中移動的電荷例如是氫離子、氟離子、氯離子或鈉離子等。
[0041]在本實施方式的SBD100中，通過與p型的降低表面電場區域12接觸而設置夾在場氧化膜18之間的鈍化膜24,將場氧化膜18在橫向上截斷。因此，抑制了場氧化膜18中的電荷在橫向上移動。因而，能夠防止末端區域的電荷平衡崩塌。由此，SBD100的特性變動被抑制，可靠性提高。
[0042]場氧化膜18中的電荷的橫向的移動的抑制，是由場氧化膜18與鈍化膜24的界面作為能量勢皇發揮功能而帶來的。
[0043]從進一步抑制電荷的移動的觀點看，被場氧化膜18夾著的部分的鈍化膜24的寬度(圖1中的“w”)優選的是1 ym以上。
[0044]在SBD100中，與p型的降低表面電場區域12接觸的部分的鈍化膜24是將元件區域包圍的環狀的圖案。因此，場氧化膜18在p型的降低表面電場區域12上在橫向上完全被截斷。因而，場氧化膜18中的電荷的橫向的移動被有效地抑制。
[0045]另外，在使用了如SiC那樣與硅(Si)相比能帶間隙較寬的材料的SBD中，由于材料自身的耐壓較高，所以設計為基板中的電場強度也變大。因此，場氧化膜18中的電場強度也變大。因而，在使用了寬帶隙半導體的SBD中，與使用了硅的SBD相比，更容易發生因末端區域的電荷平衡崩塌造成的可靠性不良。由此，本實施方式對于使用了如Sic那樣的寬帶隙半導體的SBD特別有效。
[0046]在本實施方式中，以與p型的降低表面電場區域12接觸的部分的鈍化膜24是3 個的情況為例進行了說明，但并不一定限于3個，也可以是1個或兩個、或4個以上。
[0047]在本實施方式中，以與p型的降低表面電場區域12接觸的部分的鈍化膜24是環狀的情況為例進行了說明，但并不限定于環狀的圖案。只要是將場氧化膜18在橫向上即便在一部分中截斷的圖案就可以。
[0048]根據本實施方式，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的SBD100。
[0049](第2實施方式)
[0050]本實施方式的半導體裝置除了第1半導體區域的第1位置的第1導電型的雜質濃度比與第1位置相比距元件區域更遠的第1半導體區域的第2位置的第1導電型的雜質濃度高以外，與第1實施方式是同樣的。因而，關于與第1實施方式重復的內容省略記述。
[0051]圖4是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是 SBD200。
[0052]在SBD200中，p型的降低表面電場區域12具備第lp型區域12a、第2p型區域12b、 第3p型區域12c。p型雜質的雜質濃度以第lp型區域12a、第2p型區域12b、第3p型區域 12c的順序下降。在p型的降低表面電場區域12內，距元件區域較近的位置(第1位置) 的P型雜質的雜質濃度比距元件區域較遠的位置(第2位置)的p型雜質的雜質濃度高。
[0053]根據本實施方式，與第1實施方式同樣，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的SBD200。進而，通過在p型的降低表面電場區域12內設置濃度分布，SBD200的耐壓提高。
[0054](第3實施方式)
[0055]本實施方式的半導體裝置除了第2絕緣膜是與鈍化膜不同的膜以外，與第1實施方式是同樣的。因而，關于與第1實施方式重復的內容省略記述。
[0056]圖5是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是 SBD300。
[0057]SBD300設有與p型的降低表面電場區域12接觸、夾在場氧化膜18之間的分離絕緣膜(第2絕緣膜)26。在分離絕緣膜26上設有鈍化膜24。
[0058]分離絕緣膜26例如是氮化膜或氮氧化膜。分離絕緣膜26例如是硅氮化膜。
[0059]根據本實施方式，與第1實施方式同樣，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的SBD300。進而，通過將第2絕緣膜做成與鈍化膜24不同的膜，從抑制電荷移動的觀點能夠使將場氧化膜18截斷的膜的材料最優化。
[0060](第4實施方式)
[0061]本實施方式的半導體裝置除了元件區域具有設在上述第1面上的第1導電型的第 3半導體區域、第1電極與第3半導體區域電連接以外，與第1實施方式是同樣的。因而，關于與第1實施方式重復的內容省略記述。
[0062]圖6是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是PIN 二極管400。
[0063]在PIN二極管400中，元件區域具備設在第1面上的p型的陽極區域(第3半導體區域)40。末端區域的構造與第1實施方式是同樣的。
[0064]陽極電極(第1電極)20與p型的陽極區域(第3半導體區域)40電連接。陽極電極(第1電極)20與p型的陽極區域(第3半導體區域)40接觸。
[0065]根據本實施方式，與第1實施方式同樣，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的PIN二極管400。
[0066](第5實施方式)
[0067]本實施方式的半導體裝置除了元件區域具有設在第1面上的第1導電型的第3半導體區域、設在第3半導體體區域內的第2導電型的第4半導體區域、設在第3半導體區域上的柵極絕緣膜和設在柵極絕緣膜上的柵極電極、第1電極與上述第3半導體區域及上述第4半導體區域電連接以外，與第1實施方式是同樣的。因而，關于與第1實施方式重復的內容省略記述。
[0068]圖7是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置是 M0SFET500。
[0069]在M0SFET500中，元件區域具備設在第1面上的p型的基極區域(第3半導體區域)42、n+型的源極區域(第4半導體區域)44、柵極絕緣膜46、柵極電極48、層間膜50、n + 型的漏極區域17、源極電極(第1電極)21、漏極電極(第2電極)23。
[0070]源極電極(第1電極)21與p型的基極區域(第3半導體區域)42及n+型的源極區域(第4半導體區域)44電連接。柵極電極48和源極電極21被層間膜50絕緣。
[0071]末端區域的構造與第1實施方式是同樣的。
[0072]根據本實施方式，與第1實施方式同樣，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的M0SFET500。
[0073](第6實施方式)
[0074]本實施方式的半導體裝置具備:半導體基板，具有第1面和第2面；元件區域，設在半導體基板上；末端區域，設置于元件區域的周圍的半導體基板，具有設在半導體基板的第1面上的第1導電型的第1半導體區域、設在第1半導體區域與第2面之間的第2導電型的第2半導體區域、和設在第1半導體區域內、比第1半導體區域淺且雜質濃度比第1半導體區域高的第1導電型的第3半導體區域；第1電極，設在元件區域的第1面上，與第1 半導體區域電連接；第2電極，設在半導體基板的第2面上。
[0075]圖8是本實施方式的半導體裝置的示意剖視圖。圖9是本實施方式的半導體裝置的示意平面圖。圖9表示半導體基板表面的半導體區域的圖案。圖8表示圖9的BB’截面。 本實施方式的半導體裝置是SBD600。
[0076]SBD600具備元件區域和將元件區域包圍的末端區域。元件區域作為在SBD600的順方向偏壓時主要流動電流的區域發揮功能。末端區域作為在SBD600的逆方向偏壓時將施加在元件區域的端部上的電場的強度緩和、使SBD600的元件耐壓提高的區域發揮功能。
[0077]SBD600具備半導體基板10、p型的降低表面電場區域(第1半導體區域)12、rT 型的漂移區域(第2半導體區域)14、n+型的陰極區域16、場氧化膜18、陽極電極(第1電極)20、陰極電極(第2電極)22、鈍化膜24及p+型的分離區域(第3半導體區域)30。
[0078]半導體基板10具備第1面和對置于第1面的第2面。在圖8中，第1面是圖的上偵_面，第2面是圖的下側的面。
[0079]半導體基板10例如是4H — SiC構造的SiC基板。半導體基板10的膜厚例如是 5 y m以上且600 y m以下。
[0080]p型的降低表面電場區域(第1半導體區域)12在半導體基板10的第1面上將元件區域包圍而設置。P型的降低表面電場區域12含有p型雜質。p型雜質例如是鋁(A1)。 P型雜質的雜質濃度例如是1 X 1016cm_3以上且1 X 10 19cm_3以下。
[0081]rT型的漂移區域(第2半導體區域)14設在p型的降低表面電場區域12與第2 面之間。在元件區域的第1面上也設有rT型的漂移區域14。rT型的漂移區域14含有n型雜質。n型雜質例如是氮(N)。n型雜質的雜質濃度例如是5X1014cm_3以上且5X1016cm_ 3以下。
[0082]n+型的陰極區域16設在半導體基板10的第2面上。n +型的陰極區域16含有n型雜質。n型雜質例如是氮(N)。n型雜質的雜質濃度例如是lX10lscm_3以上且lX102°cm_ 3以下。
[0083]場氧化膜18設在p型的降低表面電場區域12上。場氧化膜18在元件區域中具備開口部。場氧化膜18例如是娃氧化膜。場氧化膜18的膜厚例如是0.01 ym以上且10 ym 以下。
[0084]陽極電極(第1電極)20在場氧化膜18的開口部與rT型的漂移區域14和p型的降低表面電場區域12接觸。陽極電極20與rT型的漂移區域14的接觸是肖特基接觸。 陽極電極20與p型的降低表面電場區域12的接觸優選的是歐姆接觸。
[0085]陽極電極20是金屬。陽極電極20例如是鈦(Ti)與鋁(A1)的層疊膜。
[0086]陰極電極22與半導體基板10的第2面接觸而設置。陰極電極22與n+型的陰極區域16接觸而設置。陰極電極22與n+型的陰極區域16的接觸優選的是歐姆接觸。
[0087]陰極電極22是金屬。陰極電極22例如由包含鎳硅的層疊膜構成。
[0088]鈍化膜24設在場氧化膜18上及陽極電極20上。鈍化膜24例如是樹脂膜。鈍化膜24例如是聚酰亞胺。
[0089]p+型的分離區域(第3半導體區域)30設在p型的降低表面電場區域12內。p + 型的分離區域(第3半導體區域)30設在半導體基板10的第1面。p+型的分離區域30含有P型雜質。P型雜質例如是鋁(A1)。
[0090]p+型的分離區域30比p型的降低表面電場區域12淺、雜質濃度比p型的降低表面電場區域12高。p+型的分離區域30的雜質濃度例如是IX 10 lscm_3以上且IX 10 2°cm_ 3以下。
[0091]p+型的分離區域30以在p型的降低表面電場區域12與n _型的漂移區域14之間被施加逆偏壓時不會完全耗盡的方式被設定雜質濃度、寬度、深度等。
[0092]如圖9所示，p+型的分離區域30是將元件區域包圍的環狀的圖案。
[0093]接著，對本實施方式的SBD400的作用及效果進行說明。
[0094]當對pn結施加了逆偏壓時，末端區域的場氧化膜18被施加橫向的電場。通過橫向的電場，場氧化膜18中的電荷在橫向上移動。通過電荷在場氧化膜18中移動，末端區域的電荷平衡崩塌。因此，有可能發生耐壓變動或泄漏電流變動等的可靠性不良。
[0095]在本實施方式的SBD600中，在p型的降低表面電場區域12內，設置比p型的降低表面電場區域12淺、雜質濃度比p型的降低表面電場區域12高的p+型的分離區域30。當對P型的降低表面電場區域12與rT型的漂移區域14之間的pn結施加逆偏壓時，p+型的分離區域30的至少一部分不耗盡化。因此，在p+型的分離區域30中的沒有耗盡化的區域中不產生電場。因此，p+型的分離區域30正上方的場氧化膜18中的橫向的電場被緩和，抑制場氧化膜18中的電荷在橫向上移動。因而，能夠防止末端區域的電荷平衡崩塌。由此， SBD600的特性變動被抑制，可靠性提高。
[0096]在SBD600中，p+型的分離區域30是將元件區域包圍的環狀的圖案。因此，場氧化膜18中的電荷的橫向的移動被有效地抑制。
[0097]在本實施方式中，以p+型的分離區域30是3個的情況為例進行了說明，但并不一定限于3個，也可以是1個或兩個、或4個以上。
[0098]在本實施方式中，以p+型的分離區域30是環狀的情況為例進行了說明，但并不限定于環狀的圖案。
[0099]根據本實施方式，通過抑制末端區域的場氧化膜18中的電荷的移動，實現能夠提高可靠性的SBD600。
[0100]以上，在實施方式中，作為SiC的結晶構造而以4H — SiC的情況為例進行了說明， 但本發明還能夠應用到使用6H — SiC、3C — SiC等其他結晶構造的SiC的設備中。此外， 還能夠應用到使用SiC以外的、硅、GaN類半導體等其他半導體的設備中。
[0101]此外，在實施方式中，主要以SBD為例進行了說明，但只要是在元件區域的周圍具備末端區域的設備，也能夠將本發明應用到PIN二極管、MISFET(Metal Insulator Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor) 等其他設備中。
[0102]此外，在實施方式中，以第1導電型是p型、第2導電型是n型的情況為例進行了說明，但也可以使第1導電型為n型，使第2導電型為p型。[〇1〇3]說明了本發明的一些實施方式，但這些實施方式是作為例子提示的，并不是要限定發明的范圍。這些新的實施方式能夠以其他各種各樣的形態實施，在不脫離發明的主旨的范圍內能夠進行各種省略、替換、變更。例如，也可以將一實施方式的構成要素與其他實施方式的構成要素替換或變更。這些實施方式及其變形包含在發明的范圍或主旨中，并且包含在權利要求書所記載的發明和其等價的范圍中。
【主權項】
1.一種半導體裝置，其特征在于，具備: 半導體基板，具有第I面和第2面； 元件區域，設置于上述半導體基板； 末端區域，設置于上述元件區域的周圍的上述半導體基板，具有設置于上述半導體基板的第I面的第I導電型的第I半導體區域、設置于上述第I半導體區域與上述第2面之間的第2導電型的第2半導體區域、設置在上述第I半導體區域上的第I絕緣膜、和設置在上述第I半導體區域上且處于上述第I絕緣膜之間的第2絕緣膜； 第I電極，設置在上述元件區域的第I面上，與上述第I半導體區域電連接；以及 第2電極，設置在上述半導體基板的上述第2面上。2.如權利要求1所述的半導體裝置，其特征在于， 上述第I絕緣膜是硅氧化膜。3.如權利要求1或2所述的半導體裝置，其特征在于， 上述第2絕緣膜是有機膜。4.如權利要求1或2所述的半導體裝置，其特征在于， 與上述第I半導體區域接觸的部分的上述第2絕緣膜是將上述元件區域包圍的環狀。5.如權利要求1或2所述的半導體裝置，其特征在于， 夾在上述第I絕緣膜之間的部分的上述第2絕緣膜的寬度是I μπι以上。6.如權利要求1或2所述的半導體裝置，其特征在于， 上述第I半導體區域的第I位置的第I導電型的雜質濃度比與上述第I位置相比距上述元件區域遠的上述第I半導體區域的第2位置的第I導電型的雜質濃度高。7.如權利要求1或2所述的半導體裝置，其特征在于， 上述半導體基板是SiC基板。8.如權利要求1或2所述的半導體裝置，其特征在于， 在上述元件區域的上述第I面設有上述第2半導體區域； 上述第I電極與上述第2半導體區域電連接。9.如權利要求1或2所述的半導體裝置，其特征在于， 上述元件區域具有設置于上述第I面的第I導電型的第3半導體區域； 上述第I電極與上述第3半導體區域電連接。10.如權利要求1或2所述的半導體裝置，其特征在于， 上述元件區域具有: 第I導電型的第3半導體區域，設置于上述第I面； 第2導電型的第4半導體區域，設置于上述第3半導體體區域內； 柵極絕緣膜，設置在上述第3半導體區域上；以及 柵極電極，設置在上述柵極絕緣膜上； 上述第I電極與上述第3半導體區域及上述第4半導體區域電連接。11.一種半導體裝置，其特征在于，具備: 半導體基板，具有第I面和第2面； 元件區域，設置于上述半導體基板； 末端區域，設置于上述元件區域的周圍的上述半導體基板，具有設置于上述半導體基板的第I面的第I導電型的第I半導體區域、設置在上述第I半導體區域與上述第2面之間的第2導電型的第2半導體區域、和設置于上述第I半導體區域內、比上述第I半導體區域淺且雜質濃度比上述第I半導體區域高的第I導電型的第3半導體區域； 第I電極，設置在上述元件區域的第I面上，與上述第I半導體區域電連接；以及 第2電極，設置在上述半導體基板的上述第2面上。12.如權利要求11所述的半導體裝置，其特征在于， 當上述第I半導體區域與上述第2半導體區域之間被施加逆偏壓時，上述第3半導體區域不耗盡化。13.如權利要求11或12所述的半導體裝置，其特征在于， 上述第3半導體區域是將上述元件區域包圍的環狀。14.如權利要求11或12所述的半導體裝置，其特征在于， 上述第I半導體區域的第I位置的第I導電型的雜質濃度比與上述第I位置相比距上述元件區域遠的上述第I半導體區域的第2位置的第I導電型的雜質濃度高。15.如權利要求11或12所述的半導體裝置，其特征在于， 上述半導體基板是SiC基板。16.如權利要求11或12所述的半導體裝置，其特征在于， 在上述元件區域的上述第I面設有上述第2半導體區域； 上述第I電極與上述第2半導體區域電連接。
【文檔編號】H01L29/06GK105990402SQ201510536237
【公開日】2016年10月5日
【申請日】2015年8月27日
【發明人】尾原亮, 尾原亮一, 野田隆夫
【申請人】株式會社東芝