半導體元件、終端結構及其制造方法

半導體元件、終端結構及其制造方法
【專利摘要】本發明提供一種半導體元件、終端結構及其制造方法，包括具有第一導電型的襯底、具有第一導電型的外延層、單一個塊狀隔離結構以及具有第二導電型的塊狀摻雜區。外延層配置在襯底上。單一個塊狀隔離結構配置在外延層上。塊狀摻雜區配置在單一個塊狀隔離結構下方的外延層中，其中塊狀摻雜區的摻雜深度為漸變分布。
【專利說明】
半導體元件、終端結構及其制造方法
技術領域
[0001] 本發明涉及一種半導體技術，且特別涉及一種半導體元件、終端結構及其制造方法。【背景技術】
[0002] 近年來，高壓金氧半導體元件已廣泛地應用在各種電源集成電路或智能型電源集成電路上。高壓金氧半導體元件在使用上需具有高擊穿電壓(breakdown voltage)與低的開啟電阻(〇n-state resistance ;Ron)，以提高元件的效能。[〇〇〇3]為了提升半導體元件的擊穿電壓，終端結構的設計就變得相當重要。隨著半導體元件的集成度的日益提升，半導體元件的尺寸也隨之縮小。因此，如何在元件縮小的情形下，維持甚至是提升原本的擊穿電壓，已成為業者亟為重視的議題之一。
【發明內容】

[0004] 有鑒于此，本發明提出一種半導體元件、終端結構及其制造方法。在終端區中，在外延層上配置單一個塊狀隔離結構，且本發明的方法可有效控制單一個塊狀隔離結構下方的摻雜區輪廓，藉以提高擊穿電壓。
[0005] 本發明提出一種終端結構，其包括具有第一導電型的襯底、具有第一導電型的外延層、單一個塊狀隔離結構以及具有第二導電型的塊狀摻雜區。外延層配置在襯底上。單一個塊狀隔離結構，配置在外延層上。塊狀摻雜區配置在單一個塊狀隔離結構下方的外延層中，其中塊狀摻雜區的摻雜深度為漸變分布。
[0006] 在本發明的一實施例中，上述塊狀摻雜區的摻雜深度隨著接近主動區而增加。
[0007] 在本發明的一實施例中，上述單一個塊狀隔離結構的厚度為約100埃至10, 000埃的范圍內。
[0008] 在本發明的一實施例中，上述襯底的材料包括硅、碳化硅或氮化鎵。
[0009] 在本發明的一實施例中，上述單一個塊狀隔離結構為場氧化層。
[0010] 在本發明的一實施例中，當上述第一導電型為N型，第二導電型為P型；或當第一導電型為P型，第二導電型為N型。
[0011] 本發明另提出一種終端結構的制造方法，包括:在具有第一導電型的襯底上形成具有第一導電型的外延層；在外延層上形成單一個塊狀隔離結構；在單一個塊狀隔離結構上形成光阻層，光阻層具有多個寬度不同的開口；以光阻層為罩幕，進行離子植入工藝，以在單一個塊狀隔離結構下的外延層中形成具有第二導電型的多個摻雜區，其中這些摻雜區的摻雜深度為漸變分布。
[0012] 在本發明的一實施例中，上述摻雜區彼此分開，第(i)個摻雜區比第(i+1)個摻雜區更遠離主動區，且第(i)個摻雜區的摻雜深度小于第(i+1)個摻雜區的摻雜深度，且i為正整數。
[0013] 在本發明的一實施例中，上述方法還包括進行回火工藝，使摻雜區彼此連接以形成塊狀摻雜區。
[0014]在本發明的一實施例中，上述離子植入工藝的植入能量在30KeV至1，OOOKeV的范圍內，植入劑量在約lX1012/cm2至100X1012/cm2的范圍內。
[0015]在本發明的一實施例中，上述光阻層的開口的寬度隨著接近主動區而增加。
[0016]在本發明的一實施例中，上述單一個塊狀隔離結構的厚度為約100埃至10, 000埃的范圍內。
[0017]在本發明的一實施例中，上述單一個塊狀隔離結構為場氧化層。
[0018]在本發明的一實施例中，當上述第一導電型為N型，第二導電型為P型；或當第一導電型為P型，第二導電型為N型。
[0019]本發明又提出一種半導體元件，包括具有第一導電型的襯底、具有第一導電型的外延層、單一個塊狀隔離結構以及具有第二導電型的塊狀摻雜區。襯底具有第一區與第二區。外延層配置在襯底上。單一個塊狀隔離結構配置在第一區的外延層上。塊狀摻雜區配置在單一個塊狀隔離結構下方的外延層中，其中塊狀摻雜區的摻雜深度隨著接近第二區而減少。
[0020]在本發明的一實施例中，上述單一個塊狀隔離結構的厚度為約100埃至10, 000埃的范圍內。[0021 ]在本發明的一實施例中，上述襯底的材料包括硅、碳化硅或氮化鎵。
[0022]在本發明的一實施例中，上述單一個塊狀隔離結構為場氧化層。
[0023]在本發明的一實施例中，上述襯底還包括第三區，且第一區位于第二區與第三區之間。
[0024]在本發明的一實施例中，上述第一區為終端區，第二區為密封環區，且第三區為主動區。
[0025]基于上述，在本發明的方法中，利用光阻層作為罩幕，離子穿過單一個塊狀隔離結構植入外延層中，而產生具有摻雜深度漸變的離子分布。由于光阻層的開口尺寸可以精準定義，故可有效控制摻雜區的形成輪廓，藉以提高擊穿電壓，且具有較大的工藝裕度。
[0026]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。【附圖說明】
[0027]圖1A至圖1F是依照本發明一實施例所示出的半導體元件的剖面示意圖。
[0028]附圖標記說明:
[0029]1〇:第一區；
[0030]20:第二區；
[0031]30:第三區；
[0032]100:襯底；
[0033]102:外延層；
[0034]104:隔離結構；
[0035]106:光阻層；
[0036]107-1、107-2、107-3、107-4:開口；
[0037]108:離子植入工藝；
[0038]105a、105b、110-1、110-2、110-3、110-4、118a、118b、120、126a、126b:摻雜區；
[0039]112:塊狀摻雜區；
[0040]114:絕緣材料層；
[0041]114a、114b:絕緣層；
[0042]116:導體材料層；
[0043]116a、116b:導體層；
[0044]122:介電層；
[0045]124a、124b:開口；
[0046]127a、127b:導體插塞；
[0047]128a、128b:金屬層；
[0048]W1、W2、W3、W4:寬度；
[0049]D1、D2、D3、D4:摻雜深度。【具體實施方式】
[0050]圖1A至圖1F是依照本發明一實施例所示出的半導體元件的剖面示意圖。
[0051]請參照圖1A，在具有第一導電型的襯底100上形成具有第一導電型的外延層102。 襯底1〇〇可為N型重摻雜的半導體襯底，作為元件的漏極。襯底100的材料包括硅、碳化硅或氮化鎵。外延層102可為N型輕摻雜的外延層，且其形成方法包括進行選擇性外延生長(selective epitaxy growth，簡稱SEG)工藝。此外，襯底100具有第一區10、第二區20以及第三區30。第一區10位于第二區20以及第三區30之間。在一實施例中，第一區為終端區(terminat1n area)，第二區為密封環區(seal ring area)，且第三區為主動區(active area)，但本發明并不以此為限。主動區的元件包括橫向擴散金氧半導體 (lateral diffused metal-oxide semiconductor，簡稱LDM0S)元件、垂直擴散金氧半導體 (vertical diffused metal-oxide semiconductor，簡稱 VDM0S)元件、絕緣概極雙極晶體管(insulated gate bipolar transistor，簡稱 IGBT)元件、二極管(d1de)元件、雙極結型晶體管(bipolar junct1n transistor，簡稱BJT)元件、結型場效應晶體管(junct1n field effect transistor，簡稱JFET)元件、其他半導體元件或其組合。在以下的實施例中，是以主動區的元件為VDM0S元件為例來說明，但并不用以限定本發明。
[0052]接著，在第一區10的外延層102上形成單一個塊狀隔離結構104。更具體地說， 第一區10中只有一個隔離結構，且此隔離結構為不具開口的塊狀結構或(從上視圖來看) 單環結構。單一個塊狀隔離結構的材料包括氧化硅，且其厚度可為約100埃至10, 〇〇〇埃的范圍內，例如約1，〇〇〇埃至9, 000埃、2, 000埃至8, 000埃、3, 000埃至7, 000埃、4, 000埃至 6, 000埃、或5, 000埃至5, 500埃的范圍內。在一實施例中，單一個塊狀隔離結構104包括場氧化層，且其形成方法包括:在外延層102上形成具有開口的罩幕層(未示出)，所述開口裸露出部分外延層102 ;進行氧化工藝，以在開口中成長出場氧化層；以及移除罩幕層。 以此方式，第一區10中外延層102的表面會低于第二區20或第三區30中外延層102的表面。
[0053]然后，以單一個塊狀隔離結構104為罩幕，選擇性地進行毯覆式(blanket)離子植入工藝，以在第二區20、第三區30的外延層102中分別形成具有第二導電型的摻雜區 105a、105b。摻雜區105a、105b可為P型摻雜區。在一實施例中，摻雜區105a、105b可作為結型場效應晶體管(JFET)摻雜區，用以降低元件的柵極下方的開啟電阻。
[0054]請參照圖1B，在單一個塊狀隔離結構104上形成光阻層106。光阻層106具有多個寬度不同的開口 107-1、107-2、107-3及107-4。在一實施例中，光阻層106的開口 107-1、 107-2、107-3及107-4的寬度W1、W2、W3、W4隨著接近第三區30 (例如主動區)而增加，但隨著接近第二區20(例如密封環區)而減少。更具體地說，開口 107-1的寬度W1小于開口 107-2的寬度W2,開口 107-2的寬度W2小于開口 107-3的寬度W3,開口 107-3的寬度W3小于開口 107-4的寬度W4。在此實施例中，是以光阻層106具有四個開口為例來說明之，但并不用以限定本發明。視工藝需要，光阻層106也可具有三個開口或多于四個開口。
[0055]請參照圖1C，以光阻層106為罩幕，進行離子植入工藝108,以在單一個塊狀隔離結構104下的外延層102中形成具有第二導電型的多個摻雜區110-1、110-2、110-3及 110-4。摻雜區110-1、110-2、110-3及110-4可為P型摻雜區。控制所述離子植入工藝的植入能量與植入劑量，使摻質穿過光阻層106的開口及其下方的單一個塊狀隔離結構104,而植入單一個塊狀隔離結構104下方的外延層102中。在一實施例中，所述離子植入工藝的植入能量在約30KeV至1，OOOKeV的范圍內，植入劑量在約1 X 1012/cm2至100 X 10 12/cm2的范圍內。在此實施例中，由于光阻層106的開口寬度呈漸變分布，故這些摻雜區110-1、110-2、 110-3及110-4的摻雜深度也是漸變分布。在一實施例中，摻雜區110-1、110-2、110-3及 110-4的摻雜深度Dl、D2、D3、D4隨著接近第三區30 (例如主動區)而增加，但隨著接近第二區20 (例如密封環區)而減少。更具體地說，這些摻雜區110-1、110-2、110-3及110-4 彼此分開，第(i)個摻雜區比第(i+1)個摻雜區更遠離主動區，且第(i)個摻雜區的摻雜深度小于第(i+1)個摻雜區的摻雜深度，且i為正整數。換言之，摻雜區110-1的摻雜深度D1 小于摻雜區110-2的摻雜深度D2,摻雜區110-2的摻雜深度D2小于摻雜區110-3的摻雜深度D3,慘雜區110_3的慘雜深度D3小于慘雜區110_4的慘雜深度D4。之后，移除光阻層 106〇
[0056]參照圖1D，進行回火工藝，使這些摻雜區110-1、110-2、110-3及110-4彼此連接形成塊狀摻雜區112。塊狀摻雜區112與外延層102之間具有實質上平滑的結型。塊狀摻雜區112可作為橫向變摻雜(variat1n of lateral doping，簡稱VLD)區，以減緩平面結型曲率效應造成的PN結型擊穿，有效提高擊穿電壓。在一實施例中，回火工藝可為氧化工藝， 以同時在第二區20以及第三區的外延層102上形成絕緣材料層114。換言之，不需要進行額外的回火工藝，利用形成絕緣材料層114的氧化工藝即可使摻雜區110-1、110_2、110-3 及110-4彼此連接。
[0057]如圖1D所示，塊狀摻雜區112的摻雜深度為漸變分布，其沿水平方向多個位點的摻雜深度D1?D4隨著接近第三區30 (例如主動區)而增加，但隨著接近第二區20 (例如密封環區)而減少。至此，完成本發明的第一區10的終端結構的制作。
[0058]特別要注意的是，本發明的方法可有效控制光阻層的開口尺寸，進而有效控制摻雜區的形成輪廓，為相當有競爭力的方法。現有的作法為利用具有開口的場氧化層作為罩幕，但場氧化層的開口尺寸控制不易，例如濕蝕刻會側向蝕刻而難以精準定義，而干蝕刻則會有高分子殘留問題。然而，本發明是利用光阻層作為VLD罩幕，離子穿過單一個塊狀場氧化層植入外延層中，而產生VLD的離子分布。光阻層的開口尺寸可以精準定義，故有較大的工藝裕度制作量產。
[0059]以下，將參照圖1D說明本發明的第一區10的終端結構。在本發明的終端結構中， 外延層102配置在襯底100上，單一個塊狀隔離結構104配置在外延層102上，且塊狀摻雜區112配置在單一個塊狀隔離結構104下方的外延層102中。在一實施例中，外延層102 與襯底100的導電類型相同，但與塊狀摻雜區112的導電類型相反。塊狀摻雜區112的摻雜深度為漸變分布，更具體地說，其摻雜深度隨著接近第三區30 (例如主動區)而增加。
[0060]接下來，進行第二區20及第三區30的元件的制作。繼續參照圖1D，在第一區10、 第二區20及第三區30的襯底100上形成導體材料層116。導體材料層116的材料包括摻雜多晶硅，且其形成方法包括進行化學氣相沉積工藝。
[0061]請參照圖1E，將絕緣材料層114以及導體材料層116圖案化，以在第二區20上形成絕緣層114a與導體層116a以及在第三區30上形成絕緣層114b與導體層116b。在一實施例中，導體層116a還延伸至部分的單一個塊狀隔離結構104上。
[0062]接著，以單一個塊狀隔離結構104以及導體層116a、116b為罩幕，進行毯覆式離子植入工藝，以在第二區20、第三區30的外延層102中分別形成具有第二導電型的摻雜區 118a、118b。摻雜區118a、118b可作為P型主體(P-type body ;PB)摻雜區。在一實施例中，由于塊狀摻雜區112與主體摻雜區118a/118b的摻雜濃度不同，故現有的做法需制作一個光罩，使形成的光阻層覆蓋終端區(即第一區10)，以避免主體摻雜區118a/118b的摻雜步驟影響塊狀摻雜區112的摻雜濃度/輪廓。然而，在本發明的方法中，終端區(即第一區 10)已被單一個塊狀隔離結構104所覆蓋，故不需要額外的光罩以及光阻層，利用毯覆式離子植入工藝則可形成P型主體摻雜區118a、118b。
[0063]之后，在第三區30的摻雜區118b中形成具有第一導電型的摻雜區120。摻雜區 120可為N型重摻雜區，作為元件的源極。
[0064]請參照圖1F，在第一區10、第二區20及第三區30的襯底100上形成介電層122。 介電層122具有開口 124a、124b。開口 124a裸露出第二區20的部分摻雜區118a，且開口 124b裸露出第三區30的部分摻雜區118b。
[0065]接著，進行毯覆式離子植入工藝，以在開口 124a、124b下方的摻雜區118a、118b中形成具有第二導電型的摻雜區126a、126b。摻雜區126a、126b可為P型重摻雜區，用以降低后續形成的導體插塞的歐姆電阻。
[0066]之后，在第二區20及第三區30的介電層122上分別形成金屬層128a、128b。金屬層128a、128b均延伸至第一區10的部分介電層122上。金屬層128a、128b分別填入開口 124a、124b且構成導體插塞127a、127b。導體插塞127a、127b分別與摻雜區126a、126b電性連接。以此方式，第二區20的密封環結構會短路連接至襯底100。至此，完成本發明的半導體元件的制作。
[0067]以下，將參照圖1F說明本發明的半導體元件。在本發明的半導體元件中，襯底100 具有第一區10以及位于第一區10兩側的第二區20與第三區30。外延層102配置在襯底 100上。單一個塊狀隔離結構104配置在第一區10的外延層102上。塊狀摻雜區112配置在單一個塊狀隔離結構104正下方的外延層102中。在一實施例中，外延層102與襯底100 的導電類型相同，但與塊狀摻雜區112的導電類型相反。塊狀摻雜區112的摻雜深度隨著接近第二區20而減少但隨著接近第三區30而增加。
[0068]在上述實施例中，是以第一導電型為N型，第二導電型為P型為例來說明，但并不用以限定本發明。在另一實施例中，當第一導電型為P型，第二導電型為N型。
[0069]綜上所述，在本發明的方法中，利用光阻層作為VLD罩幕，離子穿過單一個塊狀場氧化層植入外延層中，而產生VLD的離子分布。由于光阻層的開口尺寸可以精準定義，故有較大的工藝裕度制作量產。本發明的方法可有效控制VLD的形成輪廓，故可有效提高擊穿電壓。若維持相同的擊穿電壓，則可以得到較短的終端區，有效降低元件尺寸。
[0070]最后應說明的是:以上各實施例僅用以說明本發明的技術方案，而非對其限制； 盡管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的范圍。
【主權項】
1.一種終端結構，其特征在于，包括:具有第一導電型的襯底；具有所述第一導電型的外延層，配置在所述襯底上；單一個塊狀隔離結構，配置在所述外延層上；以及具有第二導電型的塊狀摻雜區，配置在所述單一個塊狀隔離結構下方的所述外延層 中，其中所述塊狀摻雜區的摻雜深度為漸變分布。2.根據權利要求1所述的終端結構，其特征在于，所述塊狀摻雜區的摻雜深度隨著接 近主動區而增加。3.根據權利要求1所述的終端結構，其特征在于，所述單一個塊狀隔離結構的厚度為 100埃至10, 000埃的范圍內。4.根據權利要求1所述的終端結構，其特征在于，所述襯底的材料包括硅、碳化硅或氮化鎵。5.根據權利要求1所述的終端結構，其特征在于，所述單一個塊狀隔離結構為場氧化層。6.根據權利要求1所述的終端結構，其特征在于，當所述第一導電型為N型，所述第二 導電型為P型；或當所述第一導電型為P型，所述第二導電型為N型。7.—種終端結構的制造方法，其特征在于，包括:在具有第一導電型的襯底上形成具有所述第一導電型的外延層；在所述外延層上形成單一個塊狀隔離結構；在所述單一個塊狀隔離結構上形成光阻層，所述光阻層具有多個寬度不同的開口； 以所述光阻層為罩幕，進行離子植入工藝，以在所述單一個塊狀隔離結構下的所述外 延層中形成具有第二導電型的多個摻雜區，其中所述摻雜區的摻雜深度為漸變分布。8.根據權利要求7所述的終端結構的制造方法，其特征在于，所述摻雜區彼此分開， 第(i)個摻雜區比第(i+1)個摻雜區更遠離主動區，且第(i)個摻雜區的摻雜深度小于第 (i+1)個摻雜區的摻雜深度，且i為正整數。9.根據權利要求8所述的終端結構的制造方法，其特征在于，還包括進行回火工藝，使 所述摻雜區彼此連接形成塊狀摻雜區。10.根據權利要求7所述的終端結構的制造方法，其特征在于，所述離子植入工藝的植 入能量在30KeV至1，OOOKeV的范圍內，植入劑量在1 X 1012/cm2至100 X 10 12/cm2的范圍內。11.根據權利要求7所述的終端結構的制造方法，其特征在于，所述光阻層的所述開口 的寬度隨著接近主動區而增加。12.根據權利要求7所述的終端結構的制造方法，其特征在于，所述單一個塊狀隔離結 構的厚度為100埃至10, 〇〇〇埃的范圍內。13.根據權利要求7所述的終端結構的制造方法，其特征在于，所述單一個塊狀隔離結 構為場氧化層。14.根據權利要求7所述的終端結構的制造方法，其特征在于，當所述第一導電型為N 型，所述第二導電型為P型；或當所述第一導電型為P型，所述第二導電型為N型。15.—種半導體元件，其特征在于，包括:具有第一導電型的襯底，具有第一區與第二區；具有所述第一導電型的外延層，配置在所述襯底上；單一個塊狀隔離結構，配置在所述第一區的所述外延層上；具有第二導電型的塊狀摻雜區，配置在所述單一個塊狀隔離結構下方的所述外延層 中，其中所述塊狀摻雜區的摻雜深度隨著接近所述第二區而減少。16.根據權利要求15所述的半導體元件，其特征在于，所述單一個塊狀隔離結構的厚 度為100埃至10, 〇〇〇埃的范圍內。17.根據權利要求15所述的半導體元件，其特征在于，所述襯底的材料包括硅、碳化硅或氮化鎵。18.根據權利要求15所述的半導體元件，其特征在于，所述單一個塊狀隔離結構為場氧化層。19.根據權利要求15所述的半導體元件，其特征在于，所述襯底還包括第三區，且所述 第一區位于所述第二區與所述第三區之間。20.根據權利要求19所述的半導體元件，其特征在于，所述第一區為終端區，所述第二 區為密封環區，且所述第三區為主動區。
【文檔編號】H01L21/336GK105990400SQ201510096004
【公開日】2016年10月5日
【申請日】2015年3月4日
【發明人】何耕臺, 馬士貴, 李天鈞, 陳錳宏, 吳孝嘉
【申請人】漢磊科技股份有限公司