層疊封裝體和包括層疊封裝體的系統級封裝體的制作方法

層疊封裝體和包括層疊封裝體的系統級封裝體的制作方法
【專利摘要】一種系統級封裝體包括：第一半導體芯片和第二半導體芯片，其設置在襯底之上的第一區中；以及控制器，其設置在襯底之上的第二區中且適于基于第一半導體芯片和第二半導體芯片的數據輸出操作來將電源電壓選擇性地供應至第一半導體芯片或第二半導體芯片，其中，第一半導體芯片和第二半導體芯片中的每個包括：第一電源區，其經由第一線與控制器耦接且在第一半導體芯片和第二半導體芯片的輸入/輸出操作期間從控制器共同接收電源電壓；輸出驅動器，其適于輸出數據；以及第二電源區，其經由第二線和第三線中的一個與控制器獨立耦接且在數據輸出操作期間從控制器獨立接收針對輸出驅動器的操作的電源電壓。
【專利說明】
層疊封裝體和包括層疊封裝體的系統級封裝體[0001] 相關申請的交叉引用[0002]本申請要求2014年9月5日提交的申請號為10-2014-0119158的韓國專利申請 的優先權，其全部內容通過引用合并于此。
技術領域
[0003] 本發明的示例性實施例涉及一種半導體設計技術，且更具體地涉及一種包括具有輸出驅動器的多個半導體芯片的層疊封裝體以及一種包括所述層疊封裝體的系統級封裝體，所述輸出驅動器與輸出焊盤和用于將功率供應至所述輸出驅動器的焊盤耦接。【背景技術】
[0004] 在電子工業中，隨著更輕、更小、更快和更高性能的多功能移動產品的發展，對于具有大數據儲存容量的超緊湊型半導體存儲器的需求不斷增加。總的來說，針對大容量半導體存儲器的需求存在兩種解決方案。一種是增加包括在半導體存儲器中的半導體存儲器芯片的集成度，而另外一種是將多個半導體存儲器芯片裝配成單個半導體封裝體。增加半導體存儲器芯片的集成度花費大量工作、金錢和時間。相比之下，可以通過簡單地改變半導體存儲器芯片如何被裝配來實現大容量半導體存儲器。即，將多個存儲器組合成單個半導體封裝體。這種方法在生產成本和開發時間以及工作方面具有許多優點。因此，將多個半導體存儲器芯片安裝且裝配成單個半導體封裝體的多芯片封裝(MCP)技術廣泛用來改善半導體存儲器的數據儲存容量。
[0005]多芯片封裝體可以利用多種方法來制造。例如，通過垂直地層疊多個半導體芯片制造的層疊封裝體已經被廣泛使用，這是因為層疊封裝技術具有低制造成本和適于大量生產的優點。
[0006]總的來說，層疊封裝體由一個或更多個半導體芯片形成。由于層疊封裝體受一定數目的封裝體引腳的限制，所以半導體芯片的輸入/輸出焊盤必須要與相同的輸入/輸出通道耦接。
[0007]當層疊在單個層疊封裝體中的半導體芯片的數目增加時，封裝體引腳的寄生電容也增大。此寄生電容會阻礙以高速操作的輸入/輸出焊盤的高速操作。
【發明內容】

[0008] 本發明的示例性實施例針對一種層疊封裝體以及包括該層疊封裝體的系統級封裝體，所述層疊封裝體可以通過將功率分別獨立地供應至包括在多個半導體芯片中的輸出驅動器來降低數據輸入/輸出焊盤的加載時間。
[0009] 根據本發明的一個實施例，一種系統級封裝體可以包括:第一半導體芯片和第二半導體芯片，其設置在襯底之上的第一區中；以及控制器，其設置在襯底之上的第二區中， 且適于基于第一半導體芯片和第二半導體芯片的數據輸出操作來將電源電壓選擇性地供應至第一半導體芯片或第二半導體芯片，其中，第一半導體芯片和第二半導體芯片中的每個包括:第一電源區，其經由第一線與控制器耦接，且在第一半導體芯片和第二半導體芯片的輸入/輸出操作期間從控制器共同接收電源電壓；輸出驅動器，其適于輸出數據；以及第二電源區，其經由第二線和第三線中的一個與控制器獨立耦接，且在第一半導體芯片或第二半導體芯片的數據輸出操作期間從控制器獨立接收針對輸出驅動器的操作的電源電壓。
[0010]控制器包括:控制部，其適于執行供應控制以向第一半導體芯片和第二半導體芯片提供第一芯片使能信號和第二芯片使能信號且將電源電壓選擇性地供應至第一半導體芯片或第二半導體芯片的第二電源區；以及電源部，其適于在控制部的供應控制下將電源電壓選擇性地供應至第一半導體芯片或第二半導體芯片的第二電源區。
[0011]控制部可以包括:控制信號發生塊，其適于響應于第一預芯片使能信號和第二預芯片使能信號來產生控制信號，所述控制信號用于執行供應控制以將電源電壓供應至第一電源區和第二電源區，其中，控制信號發生塊可以包括:第一控制信號發生單元，其適于響應于第一預芯片使能信號或第二預芯片使能信號來產生第一控制信號以經由第一線將電源電壓共同供應至第一半導體芯片和第二半導體芯片的第一電源區；第二控制信號發生單元，其適于響應于第一預芯片使能信號來產生第二控制信號以將電源電壓供應至第一半導體芯片的第二電源區；以及第三控制信號發生單元，其適于響應于第二預芯片使能信號來產生第三控制信號以將電源電壓供應至第二半導體芯片的第二電源區。
[0012]第一控制信號至第三控制信號可以在第一預芯片使能信號和第二預芯片使能信號被禁止之后保持使能部達預定時間。
[0013]第一控制信號至第三控制信號在第一芯片使能信號和第二芯片使能信號之前被使能。
[0014]控制部還可以包括:上升延遲塊，其適于延遲第一預芯片使能信號和第二預芯片使能信號的上升沿，并且產生第一芯片使能信號和第二芯片使能信號。
[0015]第一芯片和第二芯片中的每個還可以包括:芯片使能焊盤，其適于接收第一芯片使能信號和第二芯片使能信號中的對應的一個；以及輸入/輸出焊盤，其適于接收且輸出數據。
[0016]芯片使能焊盤經由第四線和第五線中的一個與控制器獨立耦接，以及輸入/輸出焊盤經由第六線與控制器耦接。
[0017]第二半導體芯片可以設置在第一半導體芯片之上，其中，第一半導體芯片的芯片使能焊盤、輸入/輸出焊盤和第一電源區被暴露。
[0018]輸入/輸出焊盤的數目可以對應于數據的數目。
[0019]第一線至第六線可以將第一半導體芯片和第二半導體芯片電連接至控制器。
[0020]輸出驅動器可以包括:預驅動器塊，其適于產生用于控制數據偏斜率和數據占空比的上拉信號和下拉信號；以及輸出驅動器塊，其適于經由輸入/輸出焊盤輸出數據。
[0021]根據本發明的另一個實施例，一種層疊封裝體可以包括:第一半導體芯片和第二半導體芯片，其層疊在襯底之上，其中，第一半導體芯片可以包括:第一芯片使能焊盤，其適于接收第一芯片使能信號；第一輸入/輸出焊盤，其適于接收且輸出數據；第一輸出驅動器，其適于輸出數據；以及第一輸出焊盤，其適于將電源電壓供應至第一輸出驅動器，以及第二半導體芯片可以包括:第二芯片使能焊盤，其適于接收第二芯片使能信號；第二輸入 /輸出焊盤，其適于接收且輸出數據；第二輸出驅動器，其適于輸出數據；以及第二輸出焊盤，其適于將電源電壓供應至第二輸出驅動器，其中，第一芯片使能焊盤和第二芯片使能焊盤分別經由第一線和第二線與外部設備單獨耦接，以及第一輸入/輸出焊盤和第二輸入/ 輸出焊盤經由第三線彼此耦接，以及第一輸出焊盤和第二輸出焊盤分別經由第四線和第五線與外部設備單獨耦接。
[0022]第二半導體芯片可以設置在第一半導體芯片之上，其中，第一半導體芯片的第一芯片使能焊盤、第一輸入/輸出焊盤和第一輸出焊盤被暴露。
[0023]第一輸入/輸出焊盤的數目和第二輸入/輸出焊盤的數目可以對應于數據的數目。
[0024]第一半導體芯片還可以包括:第一電源焊盤，其用于在數據的輸入/輸出操作期間從外部設備接收電源電壓，以及第二半導體芯片還包括:第二電源焊盤，其用于在數據的輸入/輸出操作期間接收電源電壓，以及第一電源焊盤和第二電源焊盤經由第六線彼此耦接。
[0025]第一輸出驅動器和第二輸出驅動器可以基于經由第一輸出焊盤供應的電源電壓或經由第二輸出焊盤供應的電源電壓獨立地操作。
[0026]根據本發明的另一個實施例，一種層疊封裝體可以包括:多個半導體芯片，其層疊在襯底之上，其中，半導體芯片中的每個可以包括:芯片使能焊盤，其適于接收芯片使能信號；輸入/輸出焊盤，其適于接收且輸出數據；輸出驅動器，其適于輸出數據；以及輸出焊盤，其適于將電源電壓供應至輸出驅動器，其中，包括在半導體芯片中的輸出焊盤可以分別經由多個線與外部設備單獨耦接。
[0027]半導體芯片可以采用層的形式層疊在襯底之上。
[0028]輸入/輸出焊盤的數目可以對應于數據的數目。
[0029]根據本發明的另一個實施例，一種系統級封裝體包括:第一半導體芯片和第二半導體芯片，其分別包括第一電源區，且分別包括第二電源區；以及控制器，其適于在第一半導體芯片和第二半導體芯片的數據輸入/輸出操作期間將電源電壓共同供應至第一電源區，以及在第一半導體芯片或第二半導體芯片的相應數據輸出操作期間將電源電壓獨立供應至第二電源區。
[0030]第一電源區可以經由公共線與控制器耦接，而第二電源區經由相應的線與控制器單獨耦接。【附圖說明】
[0031]圖1是圖示根據本發明的一個實施例的系統級封裝體的示圖；
[0032]圖2是圖示在圖1中所示的控制信號發生塊的電路圖；
[0033]圖3是圖示包括在圖1中所示的第一半導體芯片和第二半導體芯片中的每個中的輸出驅動器的電路圖；
[0034]圖4是圖示供應至圖1中所示的系統級封裝體的輸出驅動器的、獨立控制的輸出電源電壓的時序圖。【具體實施方式】
[0035]以下將參照附圖更詳細地描述本發明的示例性實施例。提供了這些實施例，使得本公開充分而完整，且向本領域的技術人員全面地傳達本發明的范圍。在本公開中所指的所有的“實施例”指的是本文中所公開的本發明構思的實施例。所呈現的實施例僅僅是示例，并且不意圖限制本發明構思。
[0036]附圖未必按比例，在一些情況下，可以對比例進行夸大處理以清楚地圖示實施例的特征。當第一層被稱為在第二層“上”或在襯底“上”時，它不僅指第一層直接形成在第二層上或直接形成在襯底上的情況，還指在第一層和第二層或第一層和襯底之間存在第三層的情況。在本公開中，相同的附圖標記在本發明的各種附圖和實施例中表示相同的部分。
[0037]圖1是圖示根據本發明的一個實施例的系統級封裝體的示圖。
[0038]參見圖1，系統級封裝體可以包括順序層疊在襯底(未示出)的第一區之上的第一半導體芯片110和第二半導體芯片120,以及設置在襯底的第二區之上的控制器160。盡管本發明的一個實施例中將第一半導體芯片110和第二半導體芯片120描述為快閃存儲器芯片，但是在另一個實施例中它們可以是不同類型的存儲器芯片。
[0039]第一半導體芯片110可以包括:第一芯片使能焊盤111 ;多個第一輸入/輸出焊盤 112a、112b、…和112n ;第一電源焊盤113和114 ;第一輸出焊盤115和116 ;以及形成于其內的第一輸出驅動器(未示出)。類似地，第二半導體芯片120可以包括第二芯片使能焊盤 121 ;多個第二輸入/輸出焊盤122a、122b、…、和122n ;第二電源焊盤123和124 ;第二輸出焊盤125和126 ;以及形成于其內的第二輸出驅動器(未示出)。
[0040]第一芯片使能焊盤111和第二芯片使能焊盤121接收分別用于使能第一半導體芯片110和第二半導體芯片120的第一芯片使能信號CE1和第二芯片使能信號CE2。第一芯片使能信號CE1和第二芯片使能信號CE2可以從控制器160發送。第一芯片使能焊盤111 和第二芯片使能焊盤121可以分別經由接合線131a和131b電連接至控制器160。.盡管在此實施例中接合線用作連接裝置，但是在其他實施例中，除了接合線之外的配線可以用作連接裝置，并且在其他實施例中采用相同方式來施加。
[0041]第一輸入/輸出焊盤112a、112b、…和112n和第二輸入/輸出焊盤122a、122b、… 和122n是分別用于將數據輸入/輸出信號10a至1n輸入至第一半導體芯片110和第二半導體芯片120的焊盤和將數據輸入/輸出信號10a至1n從第一半導體芯片110和第二半導體芯片120輸出的焊盤。第一輸入/輸出焊盤112a、112b、…和112n以及第二輸入 /輸出焊盤122a、122b，…和122n經由接合線132a、132b，…，和132n彼此耦接。具體地， 第一輸入/輸出焊盤112a和第二輸入/輸出焊盤122a可以經由接合線132a彼此電連接。 這樣的連接方法可以應用于其他第一輸入/輸出焊盤112b、…和112n以及第二輸入/輸出焊盤122b、…和122n，因而，其他第一輸入/輸出焊盤112b、…和112n以及第二輸入/ 輸出焊盤122b、…和122n也可以經由接合線132b、…和132n彼此電連接。因此，數據輸入/輸出信號I〇a至1n經由接合線132a至132n —起從控制器160輸入至第一半導體芯片110和第二半導體芯片120。
[0042]第一半導體芯片110和第二半導體芯片120可以將功率從控制器160分別接收到第一電源區140和第二電源區150。
[0043]第一電源區140包括第一電源焊盤113和114以及第二電源焊盤123和124,第一電源焊盤113和114以及第二電源焊盤123和124用于接收在10塊中使用的電源電壓 VCCQ和接地電壓VSSQ，其中，在所述10塊，數據輸入/輸出信號10a至1n輸入至控制器160或從控制器160輸出。第一電源焊盤113和114以及第二電源焊盤123和124經由接合線133和134電連接至控制器160。換言之，電源電壓VCCQ可以從控制器160經由接合線133共同輸入到第一電源焊盤113和第二電源焊盤123,以及接地電壓VSSQ可以從控制器160經由接合線134共同輸入至第一電源焊盤114和第二電源焊盤124。
[0044]第二電源區150可以包括第一輸出焊盤115和116以及第二輸出焊盤125和126， 用于針對形成在第一半導體芯片110和第二半導體芯片120內部的輸出驅動器的操作從控制器160接收第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1以及第二輸出電源電壓VCCQ_ 0UT2和VSSQ_0UT2。第一輸出焊盤115和116可以分別經由接合線135a和136a電連接至控制器160,以及第二輸出焊盤125和126可以分別經由接合線135b和136b電連接至控制器160。例如，當數據僅從第一半導體芯片110輸出時，第一輸出電源電壓VCCQ_0UT1和 VSSQ_0UT1可以供應至第一輸出焊盤115和116。這意味著:在功率從第二半導體芯片120 的輸出驅動器切斷時，功率被供應到第一半導體芯片110和第二半導體芯片120之間的輸出數據的第一半導體芯片110的輸出驅動器。
[0045]換言之，控制器160可以經由第一輸出焊盤115和116或第二輸出焊盤125和126 選擇性地供應第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1或第二輸出電源電壓VCCQ_0UT2 和VSSQ_0UT2,第一輸出焊盤115和116或第二輸出焊盤125和126基于第一半導體芯片 110或第二半導體芯片120的數據輸出操作單獨與控制器160耦接。對于此操作，控制器 160可以包括控制部161和電源部162。
[0046]控制部161可以包括上升延遲塊161_1和控制信號發生塊161_2。上升延遲塊 161_1可以響應于第一預芯片使能信號PRE_CE1和第二預芯片使能信號PRE_CE2,通過延遲其上升沿來產生第一芯片使能信號CE1和第二芯片使能信號CE2。產生的第一芯片使能信號CE1和第二芯片使能信號CE2可以基于第一半導體芯片110的操作或第二半導體芯片 120的操作來傳送。
[0047]控制信號發生塊161_2可以響應于第一預芯片使能信號PRE_CE1和第二預芯片使能信號PRE_CE2來產生多個控制信號CTRL〈1:3>。控制信號CTRL〈1:3>可以用來執行供應控制以將功率從電源部162供應至第一半導體芯片110和第二半導體芯片120的第一電源區140和第二電源區150。
[0048]在控制信號CTRL〈1:3>之中，當第一預芯片使能信號PRE_CE1或第二預芯片使能信號PRE_CE2被使能時，第一控制信號CTRL1可以被使能以將功率共同供應至第一電源區 140〇
[0049]控制信號發生塊161_2可以控制電源部162以將第一輸出電源電壓VCCQ_0UT1和 VSSQ_0UT1或第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2選擇性地供應至第一半導體芯片 110和第二半導體芯片120之中的輸出數據的對應半導體芯片的第二電源區150。對于此， 在控制信號CTRL〈1:3>之中，控制信號發生塊161_2可以產生第二控制信號CTRL2以將第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1供應至第一半導體芯片110的第二電源區150,以及可以產生第三控制信號CTRL3以將第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2供應至第二半導體芯片120的第二電源區150。下面將參照圖2提供關于它的詳細描述。
[0050]電源部162可以響應于控制信號CTRL〈1: 3>，將電源電壓VCCQ和接地電壓VSSQ供應至第一半導體芯片110和第二半導體芯片120的第一電源區140,以及選擇性地將第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1或第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2供應至第二電源區150。電源部162可以響應于第一控制信號CTRL1來供應電源電壓VCCQ和接地電壓VSSQ，以及響應于第二控制信號CTRL2或第三控制信號CTRL3來執行用于選擇性地輸出第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1或第二輸出電源電壓VCCQ_OUT2和VSSQ_ OUT2的切換操作。用于切換操作的切換元件(未示出)可以是NMOS晶體管或PMOS晶體管。
[0051]根據傳統技術，當多個半導體芯片層疊時，用于將功率供應至包括在半導體芯片的每個中的輸出驅動器的輸出焊盤經由單接合線與控制器耦接。盡管在半導體芯片之中的一個半導體芯片中輸出數據，但是功率被共同供應至這些層疊的半導體芯片的輸出驅動器。為此，數據信號的輸出速率由于包括在輸出驅動器中的晶體管引起的寄生電容的原因而降低。
[0052]然而，在本發明的實施例中，由于控制器160執行供應控制以將功率選擇性地供應至包括在半導體芯片(例如，第一半導體芯片110和第二半導體芯片120)中的輸出驅動器，所以寄生電容可以降低，并且可以防止數據輸入/輸出信號I〇a至1n的輸出速度降低。
[0053]盡管在一個實施例中描述了層疊兩個半導體芯片的結構，但是可以層疊兩個或更多個半導體芯片，因而，用于獨立地控制被供應至包括在半導體芯片的每個中的輸出焊盤的輸出電源電壓的接合線可以單獨與控制器160。另外，在層疊的半導體芯片的數目增加時，用于控制被供應至每個半導體芯片的第二電源區150的輸出電源電壓的控制信號的數目可以與半導體芯片的數目相對應地增加。
[0054]圖2是圖示在圖1中所示的控制信號發生塊的電路圖。
[0055]參見圖1和圖2,控制信號發生塊161_2可以包括第一控制信號發生單元161_2c、 第二控制信號發生單元161_2a和第三控制信號發生單元161_2b。
[0056]第一控制信號發生單元161_2c可以響應于第一預芯片使能信號PRE_CE1和第二預芯片使能信號PRE_CE2來產生用于執行供應控制以將電源電壓VCCQ和接地電壓VSSQ共同供應至第一半導體芯片110和第二半導體芯片120的第一電源區140的第一控制信號 CTRL1。換言之，當第一預芯片使能信號PRE_CE1或第二預芯片使能信號PRE_CE2被使能時， 第一控制信號CTRL1被使能，使得電源電壓VCCQ和接地電壓VSSQ可以被供應至第一半導體芯片110和第二半導體芯片120。
[0057]第二控制信號發生單元161_2a可以響應于第一預芯片使能信號PRE_CE1來產生用于執行供應控制以將第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1供應至第一半導體芯片 110的第一輸出焊盤115和116的第二控制信號CTRL2。換言之，當在第一半導體芯片110 中執行輸出操作時使第一預芯片使能信號PRE_CE1使能時，第二控制信號CTRL2被使能，使得可以將第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1控制成供應至第一半導體芯片110的第一輸出焊盤115和116。
[0058]第三控制信號發生單元161_2b可以響應于第二預芯片使能信號PRE_CE2來產生用于執行供應控制以將第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2供應至第二半導體芯片 120的第二輸出焊盤125和126的第三控制信號CTRL3。換言之，當在第二半導體芯片120 中執行輸出操作時使第二預芯片使能信號PRE_CE2使能時，第三控制信號CTRL3被使能，使得可以將第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2控制成被供應至第二半導體芯片120 的第二輸出焊盤125和126。
[0059]第一控制信號發生單元161_2c、第二控制信號發生單元161_2a、第三控制信號發生單元161_2b分別包括延遲器DLY和N0R門N0R4、N0R1和N0R2。這是因為即使在第一預芯片使能信號PRE_CE1和第二預芯片使能信號PRE_CE2被禁止之后，為了電源的穩定性在預定時間期間也必須保持使能部。因此，第一控制信號CTRL1、第二控制信號CTRL2和第三控制信號CTRL3即使在第一預芯片使能信號PRE_CE1和第二預芯片使能信號PRE_CE2禁止之后，也可以在預定時間期間保持使能部。
[0060]圖3是圖示包括在圖1中所示的第一半導體芯片和第二半導體芯片的每個中的輸出驅動器的電路圖。
[0061]參見圖3,輸出驅動器可以包括預驅動器塊310和輸出驅動器塊320。
[0062]預驅動器塊310產生用于控制數據偏斜率和數據占空比的上拉信號(未示出)和下拉信號(未示出)以及將信號傳送至輸出驅動器塊320。
[0063]輸出驅動器塊320可以經由輸入/輸出焊盤10 PAD將數據輸出至半導體芯片的最后輸出驅動器。然后，由于輸出驅動器塊320的驅動器尺寸大，所以其結電容也可能大， 用來形成焊盤的總電容的大部分。當具有大結電容的輸出驅動器未被獨立地供應電壓，而是立即供應時，在輸出驅動器中出現的寄生電容可能增大，因而數據信號的輸出速度可能降低。因此，在獨立地控制供應至包括在半導體芯片的每個中的輸出驅動器的功率時，在輸出驅動器中出現的寄生電容可能降低。
[0064]被供應至輸出驅動器的電源電壓VCCQ和接地電壓VSSQ可以是在圖1中所示的第一輸出電源電壓VCCQ_0UT1和VSSQ_0UT1或第二輸出電源電壓VCCQ_0UT2和VSSQ_0UT2,以及輸入/輸出焊盤10 PAD可以是在圖1中所不的第一輸入/輸出焊盤112a、112b、…和 112n或第二輸入/輸出焊盤122a、122b、…和122n。
[0065]圖4是圖示供應至圖1中所示的系統級封裝體的輸出驅動器的、獨立控制的輸出電源電壓的時序圖。
[0066]參見圖1至圖4,當第二預芯片使能信號PRE_CE2被使能時，控制器160可以將電源電壓VCCQ供應至第一半導體芯片110和第二半導體芯片120。電源電壓VCCQ可以經由接合線輸入。因此，電源電壓VCCQ可以供應至除了包括在第一半導體芯片110和第二半導體芯片120中的輸出驅動器之外的數據輸入/輸出電路。
[0067]隨后，為了使能第二半導體芯片120的輸出驅動器，包括在控制器160中的控制信號發生塊161_2響應于第二預芯片使能信號PRE_CE2來產生用于控制第二輸出電源電壓 VCCQ_0UT2的第三控制信號CTRL3。因而，當第三控制信號CTRL3被使能時，包括在控制器 160中的電源部162將第二輸出電源電壓VCCQ_0UT2供應至第二半導體芯片120的輸出驅動器。因此，第二半導體芯片120的輸出驅動器可以被使能。當在施加電源之后電源穩定并且經過了預定時間時，包括在控制器160中的上升延遲塊161_1使第二預芯片使能信號 PRE_CE2的上升沿延遲，并且將第二芯片使能信號CE2使能。第二半導體芯片120可以響應于第二芯片使能信號CE2來基本使能。因而，使能的第二半導體芯片120的輸出驅動器可以被使能，并且正確地執行數據輸出操作。另一方面，從不輸出數據的第一半導體芯片110 切斷第一輸出電源電壓VCCQ_0UT1，因而第一芯片使能信號CE1未被使能。換言之，控制器160可以經由控制部161從第一半導體芯片110和第二半導體芯片120之中的不輸出數據的第一半導體芯片110的輸出驅動器切斷功率。因此，由于輸出驅動器的晶體管的原因而出現的寄生電容會降低，并且針對數據的輸出的加載時間也會減少。
[0068]盡管本發明的一個實施例中作為示例描述了獨立地控制供應至包括在彼此上層疊的多個半導體芯片中的輸出驅動器的電源電壓，但是也可以獨立地控制包括在信號半導體芯片的輸出驅動器中的多個指狀部的電源電壓以減少加載時間。
[0069]根據本發明的實施例，系統級封裝體可以通過基于數據是否從半導體芯片輸出選擇性地供應功率至相應半導體芯片的輸出驅動器以及降低輸出驅動器的寄生電容來降低數據輸入/輸出焊盤的加載時間。
[0070]雖然已經關于特定實施例描述了本發明，但是這些實施例不意圖是限制性的，而是描述性的。此外，應當注意，在不脫離由所附權利要求限定的本發明的范圍的情況下，本領域技術人員可以經由刪減、改變和修改采用各種方式來實現本發明。
[0071]通過本發明的實施例可以看出，本發明提供了下面技術方案:
[0072]L —種系統級封裝體，包括:
[0073]第一半導體芯片和第二半導體芯片，其設置在襯底之上的第一區中；以及
[0074]控制器，其設置在所述襯底之上的第二區中，并且適于基于所述第一半導體芯片和所述第二半導體芯片的數據輸出操作將電源電壓選擇性地供應至所述第一半導體芯片或所述第二半導體芯片，
[0075]其中，所述第一半導體芯片和所述第二半導體芯片中的每個包括:
[0076]第一電源區，其經由第一線與所述控制器耦接，并且在所述第一半導體芯片和所述第二半導體芯片的輸入/輸出操作期間從所述控制器共同接收所述電源電壓；
[0077]輸出驅動器，其適于輸出數據；以及
[0078]第二電源區，其經由第二線和第三線中的一個與所述控制器獨立耦接，并且在所述第一半導體芯片或所述第二半導體芯片的數據輸出操作期間從所述控制器獨立接收針對所述輸出驅動器的操作的所述電源電壓。
[0079]2.如技術方案1所述的系統級封裝體，其中，所述控制器包括:
[0080]控制部，其適于執行供應控制以向所述第一半導體芯片和所述第二半導體芯片提供第一芯片使能信號和第二芯片使能信號并且將所述電源電壓選擇性地供應至所述第一半導體芯片或所述第二半導體芯片的第二電源區；以及[0081 ]電源部，其適于在所述控制部的所述供應控制下將所述電源電壓選擇性地供應至所述第一半導體芯片或所述第二半導體芯片的第二電源區。
[0082]3.如技術方案2所述的系統級封裝體，其中，所述控制部包括:
[0083]控制信號發生塊，其適于響應于第一預芯片使能信號和第二預芯片使能信號來產生控制信號，所述控制信號用于執行所述供應控制以將所述電源電壓供應至所述第一電源區和所述第二電源區，
[0084]其中，所述控制信號發生塊包括:
[0085]第一控制信號發生單元，其適于響應于所述第一預芯片使能信號或所述第二預芯片使能信號來產生第一控制信號以經由所述第一線將所述電源電壓共同供應至所述第一半導體芯片和所述第二半導體芯片的第一電源區；
[0086]第二控制信號發生單元，其適于響應于所述第一預芯片使能信號來產生第二控制信號以將所述電源電壓供應至所述第一半導體芯片的第二電源區；以及
[0087]第三控制信號發生單元，其適于響應于所述第二預芯片使能信號來產生第三控制信號以將所述電源電壓供應至所述第二半導體芯片的第二電源區。
[0088]4.如技術方案3所述的系統級封裝體，其中，所述第一控制信號至所述第三控制信號在所述第一預芯片使能信號和所述第二預芯片使能信號被禁止之后保持使能部達預定時間。
[0089]5.如技術方案3所述的系統級封裝體，其中，所述第一控制信號至所述第三控制信號在所述第一芯片使能信號和所述第二芯片使能信號之前被使能。
[0090]6.如技術方案3所述的系統級封裝體，其中，所述控制部還包括:
[0091]上升延遲塊，其適于使所述第一預芯片使能信號和所述第二預芯片使能信號的上升沿延遲，并且產生所述第一芯片使能信號和所述第二芯片使能信號。
[0092]7.如技術方案2所述的系統級封裝體，其中，所述第一芯片和所述第二芯片中的每個還包括:
[0093]芯片使能焊盤，其適于接收所述第一芯片使能信號和所述第二芯片使能信號中的對應的一個；以及
[0094]輸入/輸出焊盤，其適于接收且輸出所述數據。
[0095]8.如技術方案7所述的系統級封裝體，其中，所述芯片使能焊盤經由第四線和第五線中的一個與所述控制器獨立耦接，以及
[0096]所述輸入/輸出焊盤經由第六線與所述控制器耦接。
[0097]9.如技術方案7所述的系統級封裝體，其中，所述第二半導體芯片設置在所述第一半導體芯片之上，并且其中，所述第一半導體芯片的所述芯片使能焊盤、所述輸入/輸出焊盤和所述第一電源區被暴露。
[0098]10.如技術方案7所述的系統級封裝體，其中，所述輸入/輸出焊盤的數目對應于所述數據的數目。
[0099]11.如技術方案8所述的系統級封裝體，其中，所述第一線至所述第六線將所述第一半導體芯片和所述第二半導體芯片電連接至所述控制器。
[0100]12.如技術方案7所述的系統級封裝體，其中，所述輸出驅動器包括:[〇1〇1]預驅動器塊，其適于產生用于控制數據偏斜率和數據占空比的上拉信號和下拉信號；以及
[0102]輸出驅動器塊，其適于經由所述輸入/輸出焊盤輸出所述數據。
[0103]13.—種層疊封裝體，包括:
[0104]第一半導體芯片和第二半導體芯片，其層疊在襯底之上，
[0105]其中，所述第一半導體芯片包括:
[0106]第一芯片使能焊盤，其適于接收第一芯片使能信號；
[0107]第一輸入/輸出焊盤，其適于接收且輸出數據；
[0108]第一輸出驅動器，其適于輸出所述數據；以及
[0109]第一輸出焊盤，其適于將電源電壓供應至所述第一輸出驅動器，以及
[0110]所述第二半導體芯片包括:
[0111]第二芯片使能焊盤，其適于接收第二芯片使能信號；
[0112]第二輸入/輸出焊盤，其適于接收且輸出所述數據；
[0113]第二輸出驅動器，其適于輸出所述數據；以及
[0114]第二輸出焊盤，其適于將所述電源電壓供應至所述第二輸出驅動器，
[0115]其中，所述第一芯片使能焊盤和所述第二芯片使能焊盤分別經由第一線和第二線與外部設備單獨耦接，并且所述第一輸入/輸出焊盤和所述第二輸入/輸出焊盤經由第三線彼此耦接，以及所述第一輸出焊盤和所述第二輸出焊盤分別經由第四線和第五線與所述外部設備單獨耦接。
[0116]14.如技術方案13所述的層疊封裝體，其中，所述第二半導體芯片設置在所述第一半導體芯片之上，以及其中，所述第一半導體芯片的所述第一芯片使能焊盤、所述第一輸入/輸出焊盤和所述第一輸出焊盤被暴露。
[0117]15.如技術方案13所述的層疊封裝體，其中，所述第一輸入/輸出焊盤的數目和所述第二輸入/輸出焊盤的數目對應于所述數據的數目。
[0118]16.如技術方案13所述的層疊封裝體，其中，所述第一半導體芯片還包括:第一電源焊盤，其用于在所述數據的輸入/輸出操作期間從所述外部設備接收所述電源電壓， 以及所述第二半導體芯片還包括:第二電源焊盤，其用于在所述數據的所述輸入/輸出操作期間接收所述電源電壓，以及所述第一電源焊盤和所述第二電源焊盤經由第六線彼此耦接。
[0119]17.如技術方案13所述的層疊封裝體，其中，所述第一輸出驅動器和所述第二輸出驅動器基于經由所述第一輸出焊盤供應的電源電壓或經由所述第二輸出焊盤供應的電源電壓獨立地操作。
[0120]18?—種層疊封裝體，包括:
[0121]多個半導體芯片，其層疊在襯底之上，
[0122]其中，所述半導體芯片中的每個包括:
[0123]芯片使能焊盤，其適于接收芯片使能信號；
[0124]輸入/輸出焊盤，其適于接收且輸出數據；
[0125]輸出驅動器，其適于輸出所述數據；以及
[0126]輸出焊盤，其適于將電源電壓供應至所述輸出驅動器，
[0127]其中，包括在所述半導體芯片中的所述輸出焊盤分別經由多個線與外部設備單獨耦接。
[0128]19.如技術方案18所述的層疊封裝體，其中，所述半導體芯片采用層的形式層疊在所述襯底之上。
[0129]20.如技術方案18所述的層疊封裝體，其中，所述輸入/輸出焊盤的數目對應于所述數據的數目。
[0130]21?—種系統級封裝體，包括:
[0131]第一半導體芯片和第二半導體芯片，其分別包括第一電源區，并且分別包括第二電源區；以及
[0132]控制器，其適于在所述第一半導體芯片和所述第二半導體芯片的數據輸入/輸出操作期間將電源電壓共同供應至所述第一電源區，以及在所述第一半導體芯片或所述第二半導體芯片的相應數據輸出操作期間將所述電源電壓獨立地供應至所述第二電源區。
[0133]22.如技術方案21所述的系統級封裝體，其中，所述第一電源區經由公共線與所述控制器耦接，而所述第二電源區經由相應的線與所述控制器單獨耦接。
【主權項】
1.一種系統級封裝體，包括:第一半導體芯片和第二半導體芯片，其設置在襯底之上的第一區中；以及 控制器，其設置在所述襯底之上的第二區中，并且適于基于所述第一半導體芯片和所 述第二半導體芯片的數據輸出操作將電源電壓選擇性地供應至所述第一半導體芯片或所 述第二半導體芯片，其中，所述第一半導體芯片和所述第二半導體芯片中的每個包括:第一電源區，其經由第一線與所述控制器耦接，并且在所述第一半導體芯片和所述第 二半導體芯片的輸入/輸出操作期間從所述控制器共同接收所述電源電壓；輸出驅動器，其適于輸出數據；以及第二電源區，其經由第二線和第三線中的一個與所述控制器獨立耦接，并且在所述第 一半導體芯片或所述第二半導體芯片的數據輸出操作期間從所述控制器獨立接收針對所 述輸出驅動器的操作的所述電源電壓。2.如權利要求1所述的系統級封裝體，其中，所述控制器包括:控制部，其適于執行供應控制以向所述第一半導體芯片和所述第二半導體芯片提供第 一芯片使能信號和第二芯片使能信號并且將所述電源電壓選擇性地供應至所述第一半導 體芯片或所述第二半導體芯片的第二電源區；以及電源部，其適于在所述控制部的所述供應控制下將所述電源電壓選擇性地供應至所述 第一半導體芯片或所述第二半導體芯片的第二電源區。3.如權利要求2所述的系統級封裝體，其中，所述控制部包括:控制信號發生塊，其適于響應于第一預芯片使能信號和第二預芯片使能信號來產生控 制信號，所述控制信號用于執行所述供應控制以將所述電源電壓供應至所述第一電源區和 所述第二電源區，其中，所述控制信號發生塊包括:第一控制信號發生單元，其適于響應于所述第一預芯片使能信號或所述第二預芯片使 能信號來產生第一控制信號以經由所述第一線將所述電源電壓共同供應至所述第一半導 體芯片和所述第二半導體芯片的第一電源區；第二控制信號發生單元，其適于響應于所述第一預芯片使能信號來產生第二控制信號 以將所述電源電壓供應至所述第一半導體芯片的第二電源區；以及第三控制信號發生單元，其適于響應于所述第二預芯片使能信號來產生第三控制信號 以將所述電源電壓供應至所述第二半導體芯片的第二電源區。4.如權利要求3所述的系統級封裝體，其中，所述第一控制信號至所述第三控制信號 在所述第一預芯片使能信號和所述第二預芯片使能信號被禁止之后保持使能部達預定時 間。5.如權利要求3所述的系統級封裝體，其中，所述第一控制信號至所述第三控制信號 在所述第一芯片使能信號和所述第二芯片使能信號之前被使能。6.如權利要求3所述的系統級封裝體，其中，所述控制部還包括:上升延遲塊，其適于使所述第一預芯片使能信號和所述第二預芯片使能信號的上升沿 延遲，并且產生所述第一芯片使能信號和所述第二芯片使能信號。7.如權利要求2所述的系統級封裝體，其中，所述第一芯片和所述第二芯片中的每個還包括:芯片使能焊盤，其適于接收所述第一芯片使能信號和所述第二芯片使能信號中的對應 的一個；以及輸入/輸出焊盤，其適于接收且輸出所述數據。8.—種層疊封裝體，包括:第一半導體芯片和第二半導體芯片，其層疊在襯底之上，其中，所述第一半導體芯片包括:第一芯片使能焊盤，其適于接收第一芯片使能信號；第一輸入/輸出焊盤，其適于接收且輸出數據；第一輸出驅動器，其適于輸出所述數據；以及第一輸出焊盤，其適于將電源電壓供應至所述第一輸出驅動器，以及所述第二半導體芯片包括:第二芯片使能焊盤，其適于接收第二芯片使能信號；第二輸入/輸出焊盤，其適于接收且輸出所述數據；第二輸出驅動器，其適于輸出所述數據；以及第二輸出焊盤，其適于將所述電源電壓供應至所述第二輸出驅動器，其中，所述第一芯片使能焊盤和所述第二芯片使能焊盤分別經由第一線和第二線與外 部設備單獨耦接，并且所述第一輸入/輸出焊盤和所述第二輸入/輸出焊盤經由第三線彼 此耦接，以及所述第一輸出焊盤和所述第二輸出焊盤分別經由第四線和第五線與所述外部 設備單獨耦接。9.一種層疊封裝體，包括:多個半導體芯片，其層疊在襯底之上，其中，所述半導體芯片中的每個包括:芯片使能焊盤，其適于接收芯片使能信號；輸入/輸出焊盤，其適于接收且輸出數據；輸出驅動器，其適于輸出所述數據；以及 輸出焊盤，其適于將電源電壓供應至所述輸出驅動器，其中，包括在所述半導體芯片中的所述輸出焊盤分別經由多個線與外部設備單獨耦接。10.—種系統級封裝體，包括:第一半導體芯片和第二半導體芯片，其分別包括第一電源區，并且分別包括第二電源 區；以及控制器，其適于在所述第一半導體芯片和所述第二半導體芯片的數據輸入/輸出操作 期間將電源電壓共同供應至所述第一電源區，以及在所述第一半導體芯片或所述第二半導 體芯片的相應數據輸出操作期間將所述電源電壓獨立地供應至所述第二電源區。
【文檔編號】H01L23/31GK105990325SQ201510058356
【公開日】2016年10月5日
【申請日】2015年2月4日
【發明人】金相桓
【申請人】愛思開海力士有限公司