半導體元件及其制造方法
【專利摘要】本發明提供一種半導體元件及其制造方法，其中的制造方法包括提供具有數個堆疊結構的基底，并在堆疊結構之間涂布流體材料，然后去除部分流體材料，以形成露出部分堆疊結構的犧牲層。在露出的堆疊結構的側壁形成多個介電間隙壁，并完全去除上述犧牲層，再在基底上形成覆蓋堆疊結構的介電層，并在介電間隙壁以下的兩個堆疊結構之間具有空氣間隙。本發明能通過降低溝槽的高寬比而完成隙填充，并同時形成能避免柵極間耦合效應發生的空氣間隙。
【專利說明】
半導體元件及其制造方法
技術領域
[0001]本發明涉及一種半導體制程，尤其涉及一種具有空氣間隙的半導體元件及其制造方法。
【背景技術】
[0002]隨著半導體元件發展到納米世代后，面臨到的困難愈來愈多，譬如隨著線寬縮小、線路密度增加等情況，在圖案精確度與制程控制方面都有嚴峻的考驗。
[0003]舉例來說當制程進入35納米世代后，不單只有線路寬度被縮小，線路間的距離也隨之縮小。尤其是當線路間的溝槽的高寬比過高時，往往會產生隙填充不易的問題。此外，如要搭配金屬硅化制程，則會發現溝槽內的介電層高度不均的問題，這估計是因為隙填充困難，所以有些溝槽內的介電層中有孔洞產生，進而導致回蝕這些介電層后，有孔洞的部位形成坑洞。另外，因為線路寬度變小，在介電層的隙填充過程中還可能受應力影響而發生線路彎折的問題。
【發明內容】
[0004]本發明提供一種半導體元件，具有能避免柵極間耦合效應發生的空氣間隙。
[0005]本發明另提供一種半導體元件的制造方法，能通過降低溝槽的高寬比而完成隙填充，并同時形成空氣間隙。
[0006]本發明的一種半導體元件，包括基底、多個堆疊結構、介電層以及多個介電間隙壁。基底上具有上述堆疊結構，介電層則位于堆疊結構之間，其中兩個堆疊結構之間具有空氣間隙。至于介電間隙壁是位于空氣間隙以上的堆疊結構的側壁與介電層之間。
[0007]在本發明的一實施例中，上述堆疊結構之間的溝槽的高寬比例如大于11。
[0008]在本發明的一實施例中，上述介電間隙壁之間的溝槽的高寬比例如在7?11之間。
[0009]在本發明的一實施例中，上述介電層是拉伸氧化物以及上述介電間隙壁是壓縮氧化物。
[0010]在本發明的一實施例中，上述介電層是壓縮氧化物以及上述介電間隙壁是拉伸氧化物。
[0011 ] 在本發明的一實施例中，上述介電間隙壁的材料包括低溫氧化物。
[0012]在本發明的一實施例中，上述每個堆疊結構包括浮動柵極、位于浮動柵極上的柵間介電層、位于柵間介電層上的字符線、與位于字符線上的頂蓋層。
[0013]在本發明的一實施例中，上述柵間介電層位在介電間隙壁的下方。
[0014]在本發明的一實施例中，上述柵間介電層與介電間隙壁的底部同平面。
[0015]本發明的一種半導體元件的制造方法，包括提供具有多個堆疊結構的基底，并在堆疊結構之間涂布流體材料，然后去除部分流體材料，以形成露出部分堆疊結構的犧牲層。在露出的堆疊結構的側壁形成數個介電間隙壁，并完全去除上述犧牲層，再在基底上形成覆蓋堆疊結構的介電層，并在介電間隙壁以下的兩個堆疊結構之間具有空氣間隙。
[0016]在本發明的另一實施例中，形成上述介電間隙壁的步驟包括在露出的堆疊結構上共形地形成一層低溫氧化物層，再回蝕刻低溫氧化物層，直到暴露出上述犧牲層。
[0017]在本發明的另一實施例中，上述每個堆疊結構包括浮動柵極、形成于浮動柵極上的柵間介電層、形成于柵間介電層上的字符線、與形成于字符線上的頂蓋層。
[0018]在本發明的另一實施例中，上述犧牲層的厚度控制在使犧牲層的頂面在柵間介電層的位置以上。
[0019]基于上述，本發明通過先在溝槽底部形成犧牲層的方式，來縮小溝槽高寬比，因此能順利完成介電層的隙填充步驟。另外，本發明還可利用不同的氧化層(分別具拉伸應力與壓縮應力)，確保線路(即堆疊結構)不會彎折。而且，因為介電層在隙填充后會自然于堆疊結構之間的底部形成空氣間隙，所以當堆疊結構的底部是浮動柵極，還能大幅改善浮動柵極間耦合的問題。
[0020]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【附圖說明】
[0021]圖1A至圖1F是依照本發明的一實施例的一種半導體元件的制造流程剖面示意圖；
[0022]圖2A至圖2C是圖1F的半導體元件應用于金屬硅化制程的剖面示意圖。
[0023]附圖標記說明:
[0024]100:基底；
[0025]102:柵極絕緣層；
[0026]104:堆疊結構；
[0027]106:浮動柵極；
[0028]108:柵間介電層；
[0029]110:字符線；
[0030]112:頂蓋層；
[0031]114:襯層；
[0032]116:犧牲層；
[0033]118:低溫氧化物層；
[0034]118a、118b:介電間隙壁；
[0035]120、120a:介電層；
[0036]122:空氣間隙；
[0037]200:金屬層；
[0038]202:金屬硅化物層；
[0039]D:深度；
[0040]H1、H2:高度；
[0041]T:厚度；
[0042]W1、W2:寬度。
【具體實施方式】
[0043]圖1A至圖1F是依照本發明的一實施例的一種半導體元件的制造流程剖面示意圖。
[0044]請參照圖1A，首先在基底100表面一般有柵極絕緣層102之類的薄膜，然后在基底100上已形成有堆疊結構104，其中堆疊結構104之間的溝槽的高寬比(高度Hl與寬度Wl的比例)譬如大于11。當堆疊結構104之間的溝槽的高寬比大于11時，以本發明當前的技術將難面臨隙填充困難的問題，而且堆疊結構104如為導體線路，也可能在后續制程中受力彎折。
[0045]在本實施例中，每個堆疊結構104例如有浮動柵極106、形成于浮動柵極106上的柵間介電層108、形成于柵間介電層108上的字符線110、與形成于字符線110上的頂蓋層112。然而，本發明并不限于此，堆疊結構104可由其他構件組成。此外，堆疊結構104的導體材料(浮動柵極106和字符線110)表面還可形成如氧化層之類的襯層114。上述浮動柵極106例如多晶硅、柵間介電層108例如ONO層、字符線110例如多晶硅、頂蓋層112則例如氧化物或氮化物。
[0046]然后，請參照圖1B，在堆疊結構104之間涂布流體材料(未示出)，上述流體材料例如旋涂碳(SOC)或光致抗蝕劑(PR)，故可輕易地填入高寬比極高的堆疊結構104之間。由于SOC或光致抗蝕劑對于堆疊結構104所施加的應力很小，所以并不會使堆疊結構104彎折。然后，去除部分流體材料，以形成露出部分堆疊結構104的犧牲層116，其中犧牲層116的厚度T可被控制在特定位置，譬如使犧牲層116的頂面在柵間介電層108的位置以上，這將有利于控制后續形成的空氣間隙的位置。前述去除部分流體材料的方法例如使用氧(O2)等離子體或利用高溫燒除。去除部分流體材料的過程中并不會對堆疊結構104本身造成傷害。
[0047]接著，請參照圖1C，在露出的堆疊結構104上共形地形成一層低溫氧化物層118，譬如使用溫度在200°C以下的低溫氧化制程形成厚度約數十納米至數納米左右的薄膜。
[0048]然后，請參照圖1D，回蝕刻低溫氧化物層118，直到曝露出犧牲層116，并在露出的堆疊結構104的側壁形成多個介電間隙壁118a。介電間隙壁118a的材料例如低溫氧化物。在本實施例中，上述柵間介電層108位在介電間隙壁118a的下方，但本發明并不局限于此。在另一實施例中，柵間介電層108與介電間隙壁118a的底部也可為同平面。
[0049]隨后，請參照圖1E，完全去除圖1D的犧牲層116，其中完全去除犧牲層116的方法包括灰化或清洗。此時，介電間隙壁118a之間的溝槽的高寬比(高度H2與寬度W2的比例)已經降低至7?11之間，甚至是小于7。
[0050]接著，請參照圖1F，在基底100上形成覆蓋堆疊結構104的介電層120，并在介電間隙壁118a以下的兩個堆疊結構104之間自然形成空氣間隙122。由于介電層120在沉積于堆疊結構104之間時，溝槽的高寬比已經降低至適合隙填充的程度，所以介電層120能完整地填入介電間隙壁118a之間，而且會在介電間隙壁118a以下的空間內形成空氣間隙122。另外，當本實施例中的上述介電層120是拉伸氧化物以及介電間隙壁118a是壓縮氧化物；抑或，介電層120是壓縮氧化物以及上述介電間隙壁118a是拉伸氧化物，還能保護堆疊結構104，減少在制程期間因受力而彎折的情形發生。
[0051]上述實施例的制程可應用于各種會遭遇或不會遭遇到隙填充不易的半導體制程中，譬如以下圖2A至圖2C是圖1F的半導體元件應用于金屬硅化制程的剖面示意圖，其中使用與上一實施例相同的附圖標記來代表相同或相似的構件。
[0052]請參照圖2A，先去除介電層120，直到露出頂蓋層112。接著，去除頂蓋層112、部分襯層114與部分介電間隙壁118a，而使多晶硅的字符線110露出，其中從字符線110到剩余的介電層120a的深度D可控制在柵間介電層108之上。
[0053]接著，請參照圖2B，在基底100表面形成金屬層200，覆蓋露出的字符線110、介電層120a和介電間隙壁118b。金屬層200例如鈷。
[0054]最后，請參照圖2C，使圖2B中的金屬層200與多晶硅的字符線110進行反應，而轉變形成金屬硅化物層202。之后，須將未反應的金屬層200完全去除。在圖2C中，不但能順利完成金屬硅化制程(例如字符線不會在制程期間彎折)，還可以在浮動柵極106之間形成空氣間隙122，而解決浮動柵極耦合問題。
[0055]綜上所述，本發明不但能通過空氣間隙改善浮動柵極間耦合的問題，還可通過縮小溝槽高寬比，來進行介電層的隙填充步驟，以使犧牲層以上的位置內形成的介電層無孔洞。此外，本發明還通過形成于堆疊結構側壁的介電間隙壁與后續沉積在堆疊結構之間的介電層，分別給予堆疊結構拉伸與壓縮的力，所以能避免堆疊結構在制程期間發生彎折。
[0056]最后應說明的是:以上各實施例僅用以說明本發明的技術方案，而非對其限制；盡管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的范圍。
【主權項】
1.一種半導體元件，其特征在于，包括: 基底，該基底上具有多個堆疊結構； 介電層，位于該些堆疊結構之間，其中兩個該些堆疊結構之間具有空氣間隙；以及 多個介電間隙壁，位于該空氣間隙以上的該些堆疊結構的側壁與該介電層之間。2.根據權利要求1所述的半導體元件，其特征在于，該些堆疊結構之間的溝槽的高寬比大于11。3.根據權利要求1所述的半導體元件，其特征在于，該些介電間隙壁之間的溝槽的高寬比在7?11之間。4.根據權利要求1所述的半導體元件，其特征在于，該介電層是拉伸氧化物以及該介電間隙壁是壓縮氧化物。5.根據權利要求1所述的半導體元件，其特征在于，該介電層是壓縮氧化物以及該介電間隙壁是拉伸氧化物。6.根據權利要求1所述的半導體元件，其特征在于，該介電間隙壁的材料包括低溫氧化物。7.根據權利要求1所述的半導體元件，其特征在于，各該堆疊結構包括浮動柵極、位于該浮動柵極上的柵間介電層、位于該柵間介電層上的字符線、與位于該字符線上的頂蓋層。8.根據權利要求7所述的半導體元件，其特征在于，該柵間介電層位在該些介電間隙壁的下方。9.根據權利要求7所述的半導體元件，其特征在于，該柵間介電層與該些介電間隙壁的底部同平面。10.一種半導體元件的制造方法，其特征在于，包括: 提供基底，該基底上具有多個堆疊結構； 在該些堆疊結構之間涂布流體材料； 去除部分該流體材料，以形成露出部分該些堆疊結構的犧牲層； 在露出的該些堆疊結構的側壁形成多個介電間隙壁； 完全去除該犧牲層；以及 在該基底上形成覆蓋該些堆疊結構的介電層，并在該些介電間隙壁以下的兩個該些堆疊結構之間具有空氣間隙。11.根據權利要求10所述的半導體元件的制造方法，其特征在于，形成該些介電間隙壁的步驟包括: 在露出的該些堆疊結構上共形地形成低溫氧化物層；以及 回蝕刻該低溫氧化物層，直到暴露出該犧牲層。12.根據權利要求10所述的半導體元件的制造方法，其特征在于，各該堆疊結構包括浮動柵極、形成于該浮動柵極上的柵間介電層、形成于該柵間介電層上的字符線、與形成于該字符線上的頂蓋層。13.根據權利要求12所述的半導體元件的制造方法，其特征在于，該犧牲層的厚度控制在使該犧牲層的頂面在該柵間介電層的位置以上。
【文檔編號】H01L21/50GK105990324SQ201510081575
【公開日】2016年10月5日
【申請日】2015年2月15日
【發明人】楊政達
【申請人】華邦電子股份有限公司