半導體器件的形成方法
【專利摘要】一種半導體器件的形成方法，包括：提供半導體襯底，襯底包括PMOS晶體管區域；在襯底的PMOS晶體管區域上形成柵極、硬掩模；在柵極、以及硬掩模的表面形成第一側墻材料層，柵極表面的第一側墻材料層厚度大于硬掩模表面的第一側墻材料層；去除硬掩模表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層，殘留的第一側墻材料層構成第一側墻；進行濕式化學清洗；在硬掩模和第一側墻的周圍形成第二側墻；在PMOS晶體管區域中對應源漏極的位置形成凹槽、以及位于凹槽內的鍺硅層；至少去除部分厚度的硬掩模。本發明的技術方案解決了利用現有方法形成的半導體器件的電性能合格測試的結果不滿足要求的問題。
【專利說明】
半導體器件的形成方法
技術領域
[0001]本發明涉及半導體技術領域，特別是涉及一種半導體器件的形成方法。【背景技術】
[0002]如何最大限度提高晶體管的性能是半導體技術領域矢志不渝的目標，由于應力可以改變硅材料的能隙和載流子(NM0S晶體管中的電子，PM0S晶體管中的空穴)迀移率，因此通過將應力施加在晶體管的溝道區域以提高晶體管的性能成為越來越常用的手段。[〇〇〇3]對于PM0S晶體管而言，可以采用嵌入式鍺娃技術(Embedded SiGe Technology)在晶體管的溝道區域產生壓應力，進而提高載流子迀移率。所謂嵌入式硅鍺技術是指在緊鄰PM0S晶體管溝道區域的半導體襯底中埋置鍺硅材料，借助硅與鍺硅(SiGe)之間晶格的不同，對溝道區域產生壓應力。
[0004]現有一種包含利用嵌入式鍺硅技術形成的PM0S晶體管的半導體器件的形成方法包括:
[0005]如圖1所示，提供半導體襯底1，半導體襯底1包括NM0S晶體管區域1、PM0S晶體管區域II，半導體襯底1的NM0S晶體管區域1、PM0S晶體管區域II上均形成有柵極2、以及位于柵極2上的硬掩模3,柵極2和硬掩模3的周圍形成有第一側墻4、以及位于第一側墻 4側壁上的第二側墻5。半導體襯底1的PM0S晶體管區域II中對應源漏極的位置形成有溝槽6,溝槽6內填充有鍺硅層7。
[0006]結合圖1至圖2所示，去除NM0S晶體管區域I和PM0S晶體管區域II的硬掩模3。
[0007]結合圖2至圖3所示，去除NM0S晶體管區域I和PM0S晶體管區域II的第一側墻4 中覆蓋在硬掩模3側壁上的部分，然后，對半導體器件進行濕式化學清洗，以去除半導體器件表面的顆粒、以及有機物。
[0008]但是，對利用上述方法形成的半導體器件進行電學測試發現，其電性能合格測試的結果不滿足要求，所述電性能合格測試包括漏電流、柵極開啟電壓、源極和漏極之間的電流、電阻等等。
【發明內容】
[0009]本發明要解決的問題是:利用現有方法形成的半導體器件的電性能合格測試的結果不滿足要求，所述半導體器件包括利用嵌入式鍺硅技術形成的PM0S晶體管。
[0010]為解決上述問題，本發明提供了一種半導體器件的形成方法，包括:
[0011]提供半導體襯底，所述半導體襯底包括PM0S晶體管區域；
[0012]在所述半導體襯底的PM0S晶體管區域上形成柵極、以及位于所述柵極上的硬掩模；
[0013]在柵極側壁、以及硬掩模側壁和上表面形成第一側墻材料層，所述柵極側壁的第一側墻材料層厚度大于硬掩模表面的第一側墻材料層厚度；
[0014]去除硬掩模側壁和上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層，殘留在所述柵極側壁上的第一側墻材料層構成第一側墻；
[0015]形成所述第一側墻之后，進行濕式化學清洗；
[0016]所述濕式化學清洗之后，在所述硬掩模和第一側墻的周圍形成第二側墻；
[0017]形成所述第二側墻之后，在所述半導體襯底的PM0S晶體管區域中對應源漏極的位置形成凹槽、以及位于所述凹槽內的鍺硅層；
[0018]至少去除部分厚度的所述硬掩模。
[0019]可選地，所述濕式化學清洗所采用的清洗液為:氨水、雙氧水、以及水的混合溶液。
[0020]可選地，所述清洗液中氨水、雙氧水、水的體積比為1:1:200至1:1:5,氨水的體積百分比濃度為27%至31%，雙氧水的體積百分比濃度為29%至33%。
[0021]可選地，所述第一側墻材料層利用熱氧化方法形成。
[0022]可選地，所述第一側墻材料層的材料為氧化硅。
[0023]可選地，去除硬掩模側壁和上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層的方法為濕法刻蝕。
[0024]可選地，所述濕法刻蝕所采用的刻蝕劑為氫氟酸溶液。
[0025]可選地，所述第二側墻的形成方法包括:
[0026]在所述半導體襯底的PM0S晶體管區域、第一側墻、以及硬掩模上形成第二側墻材料層；
[0027]對所述第二側墻材料層進行回刻，直至露出所述硬掩模，以形成所述第二側墻。
[0028]可選地，所述凹槽為sigma形。
[0029]可選地，所述凹槽的形成方法包括:
[0030]以所述硬掩模和第二側墻為掩模，對所述半導體襯底的PM0S晶體管區域進行干法刻蝕，以在所述半導體襯底內形成溝槽；[0031 ]利用TMAH水溶液對所述溝槽的側壁進行刻蝕，以形成所述凹槽。
[0032]可選地，所述鍺硅層的形成方法為外延生長工藝。
[0033]可選地，所述硬掩模包括第一硬掩模、以及位于第一硬掩模上方的第二硬掩模。
[0034]可選地，所述第二側墻包括第一子側墻、以及覆蓋在第一子側墻側壁上的第二子側墻。
[0035]可選地，所述第二硬掩模、第二子側墻的材料相同。
[0036]可選地，所述第一硬掩模的材料為氧化硅，所述第二硬掩模的材料為氮化硅。
[0037]可選地，所述第一子側墻的材料為氧化硅，所述第二子側墻的材料為氮化硅。
[0038]可選地，所述半導體襯底還包括NM0S晶體管區域；
[0039]在所述半導體襯底的PM0S晶體管區域上形成柵極、以及位于所述柵極上的硬掩模的同時，在所述半導體襯底的NM0S晶體管區域上形成柵極、以及位于柵極上的硬掩模；
[0040]在所述半導體襯底的PM0S晶體管區域上形成所述第一側墻的同時，在所述半導體襯底NM0S晶體管區域的柵極側壁上形成第一側墻；
[0041]所述形成方法還包括:形成所述凹槽、以及鍺硅層之后，在所述NM0S晶體管區域上的硬掩模和第一側墻的周圍形成第二側墻。
[0042]與現有技術相比，本發明的技術方案具有以下優點:
[0043]在柵極側壁、以及硬掩模側壁和上表面形成第一側墻材料層之后，去除硬掩模側壁和上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層，殘留在柵極側壁上的第一側墻材料層構成第一側墻，然后，進行濕式化學清洗。進行濕式化學清洗之后，在半導體襯底的PMOS晶體管區域中對應源漏極的位置形成凹槽、以及位于凹槽內的鍺硅層。進行濕式化學清洗的過程中，由于鍺硅層還未形成，故鍺硅層不會被腐蝕，鍺硅層表面不會形成凹坑，因此能夠使半導體器件的電性能合格測試的結果滿足要求。【附圖說明】
[0044]圖1至圖3是現有一種半導體器件在不同制作階段的剖面示意圖；
[0045]圖4至圖15是本發明的一個實施例中半導體器件在不同制作階段的剖面示意圖。【具體實施方式】
[0046]如前所述，利用現有方法形成的半導體器件的電性能合格測試的結果不滿足要求，所述半導體器件包括利用嵌入式鍺硅技術形成的PM0S晶體管。
[0047]經研究發現，造成上述問題的原因在于:如圖3所示，在進行所述濕式化學清洗時，清洗液會腐蝕鍺硅層7,造成鍺硅層7表面形成凹坑8,進而導致半導體器件的電性能合格測試的結果不滿足要求。
[0048]為解決上述問題，本發明提供了一種改進的半導體器件的形成方法，該方法在半導體襯底的PM0S晶體管區域中對應源漏極的位置形成凹槽、以及位于凹槽內的鍺硅層之前，執行以下步驟:在柵極側壁、以及硬掩模側壁和上表面形成第一側墻材料層之后，去除硬掩模側壁和上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層，殘留在柵極側壁上的第一側墻材料層構成第一側墻，然后，進行濕式化學清洗。在進行濕式化學清洗的過程中，由于鍺硅層還未形成，故鍺硅層不會被腐蝕，鍺硅層表面不會形成凹坑， 因此能夠使半導體器件的電性能合格測試的結果滿足要求。
[0049]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0050]如圖4所示，提供半導體襯底10，半導體襯底10包括NM0S晶體管區域1、PM0S晶體管區域II。
[0051]在本實施例中，半導體襯底10為單晶硅襯底。在其他實施例中，半導體襯底10也可以為其他合適的襯底材料。
[0052]半導體襯底10包括至少一個NM0S晶體管區域1、以及至少一個PM0S晶體管區域II，為了減小圖幅，附圖的半導體襯底10中僅以包括一個NM0S晶體管區域1、以及一個 PM0S晶體管區域II為例。
[0053]繼續參照圖4所示，在半導體襯底10的NM0S晶體管區域1、PM0S晶體管區域II 上同時形成柵極11、以及位于柵極11上的硬掩模14。
[0054]在本實施例中，柵極11、以及位于柵極11上的硬掩模14的形成方法包括:在半導體襯底10的NM0S晶體管區域I和PM0S晶體管區域II上形成柵極材料層、以及位于所述柵極材料層上的硬掩模材料層；在所述硬掩模材料層上形成圖形化光刻膠層，所述圖形化光刻膠層具有開口，所述開口的位置與柵極11的位置不對應；以所述圖形化光刻膠層為掩模對所述硬掩模材料層進行刻蝕，以形成硬掩模14 ;去除所述圖形化光刻膠層之后，以硬掩模14為掩模對所述柵極材料層進行刻蝕，以形成柵極11。
[0055] 在本實施例中，柵極11的材料為多晶硅，硬掩模14包括第一硬掩模12、以及位于第一硬掩模12上的第二硬掩模13。其中，第一硬掩模12的材料為氧化硅，第二硬掩模13 的材料為氮化硅。在其他實施例中，硬掩模14也可以為單層結構、三層或以上的疊層結構， 硬掩模14中的各層也可以利用其他適于用作硬掩模的材料制成。
[0056]如圖5所示，在NM0S晶體管區域1、PM0S晶體管區域II上的柵極11側壁、以及硬掩模14側壁和上表面均形成第一側墻材料層20,柵極11側壁的第一側墻材料層20厚度大于硬掩模14表面的第一側墻材料層20厚度。
[0057] 在本實施例中，第一側墻材料層20利用熱氧化方法形成，第一側墻材料層20的材料為氧化硅。經熱氧化之后，半導體襯底10、柵極11、以及硬掩模14表面的硅被氧化為氧化硅。由于柵極11中的硅含量大于硬掩模14中的硅含量，故經熱氧化之后柵極11側壁的第一側墻材料層20厚度大于硬掩模14表面的第一側墻材料層20厚度。
[0058] 第一側墻材料層20利用熱氧化方法形成時，其材料不應僅局限于氧化硅，也可以為其他含氧材料。
[0059]結合圖5至圖6所示，在去除半導體襯底10上表面、硬掩模14側壁、硬掩模14上表面的第一側墻材料層20的同時，去除柵極11側壁上部分厚度的第一側墻材料層20,殘留在柵極11側壁上的第一側墻材料層20構成第一側墻21。
[0060] 在對第一側墻材料層20進行刻蝕的過程中，半導體襯底10表面的第一側墻材料層20、柵極11側壁的第一側墻材料層20、硬掩模14側壁和上表面的第一側墻材料層20均會被刻蝕，由于硬掩模14上表面以及側壁上的第一側墻材料層20厚度小于柵極11側壁的第一側墻材料層20厚度，故當硬掩模14上表面以及側壁上的第一側墻材料層20被刻蝕完時，柵極11側壁上的第一側墻材料層20會殘留有部分厚度從而構成第一側墻21。
[0061]需說明的是，在本發明的技術方案中，在去除柵極11側壁上部分厚度的第一側墻材料層20以形成第一側墻21的步驟中，對柵極11側壁上的第一側墻材料層20的刻蝕厚度并沒有具體要求。當硬掩模14側壁和上表面的第一側墻材料層20被刻蝕完時，對柵極 11側壁上的第一側墻材料層20的刻蝕停止，使得柵極11側壁上的第一側墻材料層20能有剩余以構成第一側墻21。
[0062]在本實施例中，去除部分第一側墻材料層20的方法為濕法刻蝕，所述濕法刻蝕所采用的刻蝕劑為氫氟酸溶液。
[0063]繼續參照圖6所示，形成第一側墻21之后，進行濕式化學清洗。
[0064] 所述濕式化學清洗的作用是去除半導體器件表面的污染物，避免半導體襯底表面的污染物對后續工藝造成不良影響。所述污染物包括顆粒、以及有機物。
[0065] 在本實施例中，所述濕式化學清洗所采用的清洗液為:氨水、雙氧水、和水的混合溶液，該清洗液呈堿性。在雙氧水的強氧化和氨水的溶解作用下，半導體襯底表面的污染物中的有機物變成水溶性化合物而落入清洗液中。半導體襯底表面的氧化膜和硅被氨水腐蝕，因此，附著在硅片表面的顆粒會隨著腐蝕層落入清洗液中。
[0066] 在具體實施例中，所述濕式化學清洗的工藝參數包括:清洗液中氨水、雙氧水、水的體積之比為1:1:200至1:1:5(即氨水的體積:雙氧水的體積:水的體積=1:1:200至 1:1:5)，其中，氨水的體積百分比濃度為27%至31%，雙氧水的體積百分比濃度為29%至33%，清洗液的溫度為20°C至60°C，清洗時間為10s至5min。
[0067]如圖7所示，在半導體襯底10的NM0S晶體管區域1、和PM0S晶體管區域II的第一側墻21和硬掩模14的側壁上形成第三側墻22。
[0068]在本實施例中，第三側墻22的形成方法包括:在半導體襯底10、第一側墻21、以及硬掩模14的表面形成第三側墻材料層；對所述第三側墻材料層進行回刻，直至硬掩模14露出。回刻之后，殘留在第一側墻21和硬掩模14側壁上的第三側墻材料層構成第三側墻22。
[0069]在本實施例中，第三側墻22的材料為氮化硅。在其他實施例中，第三側墻22也可以利用其他材料制成，如氮氧化硅。
[0070]第三側墻22形成之后，可以以柵極11、硬掩模14、第一側墻21、以及第三側墻22 為掩模對半導體襯底10進行離子注入，以在半導體襯底10內形成LDD結構(未圖示)。
[0071]如圖8至圖9所示，形成第二側墻層29、以及第二側墻28,第二側墻層29覆蓋在半導體襯底10的NM0S晶體管區域1、以及NM0S晶體管區域I的硬掩模14和第三側墻22 上，第二側墻28覆蓋在PM0S晶體管區域II的第三側墻22的側壁上。
[0072]在本實施例中，第二側墻層29、以及PM0S晶體管區域II的第二側墻28的形成方法包括:如圖8所示，在半導體襯底10的NM0S晶體管區域1、PM0S晶體管區域I1、第三側墻 22、以及硬掩模14上形成第二側墻材料層25 ;在第二側墻材料層25上形成第一圖形化光刻膠層30,第一圖形化光刻膠層30具有位置與半導體襯底10的PM0S晶體管區域II對應的第一開口 31，半導體襯底10的PM0S晶體管區域II暴露在第一圖形化光刻膠層30的第一開口 31中；結合圖8至圖9所示，沿著第一開口 31對第二側墻材料層25進行回刻，直至露出 PM0S晶體管區域II的硬掩模14,刻蝕之后，半導體襯底10的PM0S晶體管區域I1、以及硬掩模14上的第二側墻材料層25被去除，殘留在PM0S晶體管區域II的第三側墻22側壁上的第二側墻材料層25構成第二側墻28。
[0073]在本實施例中，如圖8所示，第二側墻材料層25包括第一子側墻材料層23、以及位于第一子側墻材料層23上的第二子側墻材料層24。如圖9所示，第二側墻28包括第一子側墻26、以及覆蓋在第一子側墻26側壁上的第二子側墻27。其中，第一子側墻26的材料為氧化硅，第二子側墻27與硬掩模14中的第二硬掩模13的材料相同，均為氮化硅。
[0074]在本實施例的變換例中，第二側墻28也可以僅由單層側墻構成，第二側墻層29也可以為單層結構。
[0075]如圖9至圖11所示，在半導體襯底10的PM0S晶體管區域II中對應源漏極的位置形成凹槽32、以及位于凹槽32內的鍺硅層33。
[0076]在本實施例中，凹槽32為sigma形，其形成方法包括:結合圖9至圖10所示，以第一圖形化光刻膠層30、PM0S晶體管區域II的硬掩模14和第二側墻28為掩模，對半導體襯底10的PM0S晶體管區域II進行干法刻蝕，以在半導體襯底10內形成溝槽36,溝槽36大致呈碗狀，在該干法刻蝕過程中，第一圖形化光刻膠層30能夠保護NM0S晶體管區域I的第二側墻層29不受等離子體的轟擊，PM0S晶體管區域II的硬掩模14能夠保護下方的柵極11 不受等離子體的轟擊；結合圖10至圖11所示，形成溝槽36之后，去除第一圖形化光刻膠層 30,接著利用TMAH(Tetramethyl Ammonium Hydroxied，四甲基氫氧化氨)水溶液對溝槽36 的側壁進行刻蝕，以形成sigma形凹槽32。
[0077]TMAH溶液具有較高的腐蝕速率、無毒無污染、便于操作，且TMAH的晶向選擇性好，其在晶向〈1〇〇>及〈11〇>方向上的腐蝕速度較快，而在其它晶向方向，如晶向〈111>上的腐蝕速率很緩慢，因此，可利用TMAH水溶液在半導體襯底10不同晶向上具有不同刻蝕速率的特性，繼續蝕刻溝槽36以形成sigma形凹槽32。
[0078]在本實施例的變換例中，凹槽32也可以呈其他形狀，如方形、U型等。當凹槽32呈 sigma形時，能夠縮小PM0S晶體管源漏之間的距離使施加在晶體管溝道區域的應力有效增加，進而提尚了 PM0S晶體管的性能。
[0079]如圖12所示，在本實施例中，形成凹槽32之后，利用外延生長工藝在凹槽32內形成鍺硅層33。由于鍺硅層33與半導體襯底10中的硅之間的晶格不同，故能夠對溝道區域產生壓應力，從而提高載流子的迀移率。
[0080]如圖13至圖14所示，對第二側墻層29進行回刻刻蝕，直至露出NM0S晶體管區域 I的硬掩模14,以在NM0S晶體管區域I的第三側墻22側壁上形成第二側墻28。[0081 ]在本實施例中，NM0S晶體管區域I的第二側墻28的形成方法包括:如圖13所示，形成第二圖形化光刻膠層34,第二圖形化光刻膠層34具有位置與半導體襯底10的NM0S晶體管區域I對應的第二開口 35 ;結合圖13至圖14所示，沿著第二開口 35對第二側墻層29 進行回刻，直至露出NM0S晶體管區域I的硬掩模14,刻蝕之后，半導體襯底10的NM0S晶體管區域1、以及硬掩模14上的第二側墻層29被去除，殘留在NM0S晶體管區域I的第三側墻22側壁上的第二側墻層29構成第二側墻28 ;在NM0S晶體管區域I形成第二側墻28之后，去除第二圖形化光刻膠層34。
[0082]結合圖14至圖15所示，去除部分厚度的硬掩模14。
[0083]在本實施例中，去除硬掩模14中的第二硬掩模13, S卩，硬掩模14的去除厚度等于第二硬掩模13的厚度。由于第二硬掩模13與第二側墻28中的第二子側墻27的材料相同， 均為氮化硅，故在去除第二硬掩模13的同時，第二側墻28中的第二子側墻27也會被去除， 使得第二側墻28僅剩下第一子側墻26。在去除第二硬掩模13和第二子側墻27的過程中， 硬掩模14中的第一硬掩模12能夠保護下方的柵極11不被刻蝕。
[0084]在本實施例中，第二硬掩模13和第二子側墻27的去除方法為濕法刻蝕。
[0085]第二側墻28中的第二子側墻27被去除之后，半導體襯底10上相鄰的PM0S晶體管和NM0S晶體管之間的間隔、比第二子側墻27被去除之前大。
[0086]第二硬掩模13和第二子側墻27被去除之后，會在半導體襯底10上形成層間介質層，所述層間介質層覆蓋在NM0S晶體管區域1、PM0S晶體管區域II的第一子側墻26和第一硬掩模12上。由于第二側墻28中的第二子側墻27被去除之后，半導體襯底10上相鄰的PM0S晶體管和NM0S晶體管之間的間隔、比第二子側墻27被去除之前大，故第二子側墻 27被去除之后能夠減小PM0S晶體管與相鄰的NM0S晶體管之間的間隔的深寬比，使所述層間介質層具有更佳的填充效果。形成所述層間介質層之后，對所述層間介質層進行化學機械研磨，直至露出柵極11。在化學機械研磨的過程中，第一硬掩模12會被去除。
[0087]在本實施例的變換例中，也可以一次性去除整個硬掩模14。
[0088]如前所述，在本實施例的變換例中，硬掩模14也可以為三層或以上的疊層結構， 在這種情況下，去除部分厚度的硬掩模14是指去除其中的一層或多層掩模。
[0089]需說明的是，在本實施例中，雖然半導體襯底上除了形成有PM0S晶體管之外，還形成有NM0S晶體管，但這不應成為對本發明的限制。在其他實施例中，半導體襯底上也可以形成有PMOS晶體管、但未形成NMOS晶體管。在這種情況下，需對本實施例的半導體器件的形成方法作出相適應的調整。
[0090]根據前面所述可知，在現有技術中，參考圖1至圖3所示，在去除硬掩模3之前，半導體襯底1的PM0S晶體管區域II中對應源漏極的位置已經形成有溝槽6、以及填充在溝槽 6內的鍺硅層7。因此，在去除第一側墻4中覆蓋在硬掩模3側壁上的部分之后的濕式化學清洗步驟中，清洗液會腐蝕鍺硅層7,造成鍺硅層7表面形成凹坑8,進而導致半導體器件的電性能合格測試的結果不滿足要求。
[0091]而在本發明的技術方案中，在半導體襯底的PM0S晶體管區域中對應源漏極的位置形成凹槽、以及位于凹槽內的鍺硅層之前，執行以下步驟:在半導體襯底、柵極、以及硬掩模的表面形成第一側墻材料層之后，去除半導體襯底上表面、硬掩模側壁、硬掩模上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材料層，殘留在柵極側壁上的第一側墻材料層構成第一側墻，然后，進行濕式化學清洗。在進行濕式化學清洗的過程中，由于鍺硅層還未形成，故鍺硅層不會被腐蝕，鍺硅層表面不會形成凹坑，因此能夠使半導體器件的電性能合格測試的結果滿足要求。
[0092]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種半導體器件的形成方法，其特征在于，包括:提供半導體襯底，所述半導體襯底包括PMOS晶體管區域；在所述半導體襯底的PMOS晶體管區域上形成柵極、以及位于所述柵極上的硬掩模； 在柵極側壁、以及硬掩模側壁和上表面形成第一側墻材料層，所述柵極側壁的第一側 墻材料層厚度大于硬掩模表面的第一側墻材料層厚度；去除硬掩模側壁和上表面的第一側墻材料層、以及柵極側壁上部分厚度的第一側墻材 料層，殘留在所述柵極側壁上的第一側墻材料層構成第一側墻；形成所述第一側墻之后，進行濕式化學清洗；所述濕式化學清洗之后，在所述硬掩模和第一側墻的周圍形成第二側墻；形成所述第二側墻之后，在所述半導體襯底的PMOS晶體管區域中對應源漏極的位置 形成凹槽、以及位于所述凹槽內的鍺硅層；至少去除部分厚度的所述硬掩模。2.如權利要求1所述的形成方法，其特征在于，所述濕式化學清洗所采用的清洗液為: 氨水、雙氧水、以及水的混合溶液。3.如權利要求2所述的形成方法，其特征在于，所述清洗液中氨水、雙氧水、水的體積 比為1:1:200至1:1:5,氨水的體積百分比濃度為27%至31%，雙氧水的體積百分比濃度 為 29%至 33%。4.如權利要求1所述的形成方法，其特征在于，所述第一側墻材料層利用熱氧化方法 形成。5.如權利要求4所述的形成方法，其特征在于，所述第一側墻材料層的材料為氧化硅。6.如權利要求5所述的形成方法，其特征在于，去除硬掩模側壁和上表面的第一側墻 材料層、以及柵極側壁上部分厚度的第一側墻材料層的方法為濕法刻蝕。7.如權利要求6所述的形成方法，其特征在于，所述濕法刻蝕所采用的刻蝕劑為氫氟酸溶液。8.如權利要求1所述的形成方法，其特征在于，所述第二側墻的形成方法包括:在所述半導體襯底的PMOS晶體管區域、第一側墻、以及硬掩模上形成第二側墻材料層；對所述第二側墻材料層進行回刻，直至露出所述硬掩模，以形成所述第二側墻。9.如權利要求1所述的形成方法，其特征在于，所述凹槽為sigma形。10.如權利要求9所述的形成方法，其特征在于，所述凹槽的形成方法包括:以所述硬掩模和第二側墻為掩模，對所述半導體襯底的PMOS晶體管區域進行干法刻 蝕，以在所述半導體襯底內形成溝槽；利用TMAH水溶液對所述溝槽的側壁進行刻蝕，以形成所述凹槽。11.如權利要求1所述的形成方法，其特征在于，所述鍺硅層的形成方法為外延生長工〇12.如權利要求1所述的形成方法，其特征在于，所述硬掩模包括第一硬掩模、以及位 于第一硬掩模上方的第二硬掩模。13.如權利要求12所述的形成方法，其特征在于，所述第二側墻包括第一子側墻、以及 覆蓋在第一子側墻側壁上的第二子側墻。14.如權利要求13所述的形成方法，其特征在于，所述第二硬掩模、第二子側墻的材料 相同。15.如權利要求12所述的形成方法，其特征在于，所述第一硬掩模的材料為氧化硅，所 述第二硬掩模的材料為氮化硅。16.如權利要求13所述的形成方法，其特征在于，所述第一子側墻的材料為氧化硅，所 述第二子側墻的材料為氮化硅。17.如權利要求1至16任一項所述的形成方法，其特征在于，所述半導體襯底還包括 NMOS晶體管區域；在所述半導體襯底的PMOS晶體管區域上形成柵極、以及位于所述柵極上的硬掩模的 同時，在所述半導體襯底的NMOS晶體管區域上形成柵極、以及位于柵極上的硬掩模；在所述半導體襯底的PMOS晶體管區域上形成所述第一側墻的同時，在所述半導體襯 底NMOS晶體管區域的柵極側壁上形成第一側墻；所述形成方法還包括:形成所述凹槽、以及鍺硅層之后，在所述NMOS晶體管區域上的 硬掩模和第一側墻的周圍形成第二側墻。
【文檔編號】H01L21/8238GK105990235SQ201510051761
【公開日】2016年10月5日
【申請日】2015年1月30日
【發明人】董飏
【申請人】中芯國際集成電路制造(上海)有限公司