FinFET形成工藝和結構的制作方法
【專利摘要】本發明公開了FinFET以及用于形成FinFET的方法。在方法中，在襯底中形成第一溝槽。然后在第一溝槽中形成第一隔離區。在第一隔離區之間外延生長外延區。通過在所述外延區中進行蝕刻來形成第二溝槽，形成多個鰭。在第二溝槽中形成第二隔離區。一種結構，包括：襯底；位于襯底上的第一鰭；位于第一鰭上方的柵極電介質；以及位于柵極電介質上方的柵電極。第一鰭包括外延層，外延層具有小于1*104cm-3的堆垛層錯缺陷密度。
【專利說明】
FinFET形成工藝和結構
技術領域
[0001]本發明涉及集成電路器件，更具體地，涉及FinFET形成工藝和結構。
【背景技術】
[0002]晶體管是現代集成電路的關鍵部件。為滿足越來越快的速度的需求，通常需要晶體管的驅動電流越來越大。由于晶體管的驅動電流通常與晶體管的柵極寬度成正比，所以優選具有較大柵極寬度的晶體管。
[0003]然而，增大柵極寬度與減小半導體器件的尺寸的典型需求相沖突。通常開發鰭式場效應晶體管(FinFET)來解決這一問題。
[0004]FinFET可具有增大的驅動電流但不會占用較大芯片面積的有利特點。然而，通常小尺寸的FinFET晶體管在其生產和制造期間會產生許多問題。
【發明內容】
[0005]為了解決現有技術中存在的問題，本發明提供了一種方法，包括:在襯底中形成第一溝槽；在所述第一溝槽中形成第一隔離區；在所述第一隔離區之間外延生長外延區；將所述外延區蝕刻成多個鰭，所述蝕刻形成第二溝槽；以及在所述第二溝槽中形成第二隔離區。
[0006]在上述方法中，其中，將所述外延區蝕刻成多個鰭還包括:在所述外延區上方形成芯軸；在所述芯軸上共形地沉積介電層；去除所述介電層的水平部分；去除所述芯軸；以及在所述介電層的豎直部分之間的所述外延區中蝕刻所述第二溝槽。
[0007]在上述方法中，其中，將所述外延區蝕刻成多個鰭還包括:在所述外延區上方形成芯軸；在所述芯軸上共形地沉積介電層；去除所述介電層的水平部分；去除所述芯軸；以及在所述介電層的豎直部分之間的所述外延區中蝕刻所述第二溝槽，其中，在所述外延區上方形成所述芯軸包括:在所述襯底上方沉積芯層；在所述芯層上和所述外延區上方形成光刻膠部分，其中，所述光刻膠部分的寬度小于所述外延區的寬度；以及去除所述芯層的不在所述光刻膠部分之下的部分。
[0008]在上述方法中，其中，還包括從所述多個鰭的每個去除端部。
[0009]在上述方法中，其中，還包括從所述多個鰭的每個去除端部，其中，去除所述多個鰭的每個的端部包括從所述多個鰭的每個去除介于10納米與I微米之間。
[0010]在上述方法中，其中，在所述第一隔離區之間外延生長所述外延區包括外延生長第一材料，所述第一材料與所述襯底的材料晶格失配。
[0011]在上述方法中，其中，外延生長所述外延區包括在所述襯底上方生長第一晶體層，以及在所述第一晶體層上方生長第二晶體層，所述第一晶體層包括SiGe，所述第二晶體層包括Si。
[0012]根據本發明的另一方面，提供了一種方法，包括:在襯底上形成多個鰭，包括:在所述襯底中形成第一隔離區；在所述第一隔離區之間形成凹槽；在所述凹槽中外延生長外延區；在所述外延區中形成溝槽；以及在所述溝槽中形成第二隔離區；在所述多個鰭上方形成柵極介電層；以及在所述柵極介電層上方形成柵電極。
[0013]在上述方法中，其中，在所述襯底上形成所述多個鰭還包括從所述外延區的一部分去除端部。
[0014]在上述方法中，其中，在所述襯底上形成所述多個鰭還包括從所述外延區的一部分去除端部，其中，從所述外延區去除所述端部包括從所述外延區的所述端部去除介于10納米與I微米之間。
[0015]在上述方法中，其中，在所述凹槽中外延生長所述外延區包括外延生長材料，所述材料與所述襯底的材料晶格失配。
[0016]在上述方法中，其中，在所述凹槽中外延生長所述外延區包括在所述襯底上方生長第一晶體層，以及在所述第一晶體層上方生長第二晶體層，所述第一晶體層包括SiGe，所述第二晶體層包括Si。
[0017]根據本發明的又一方面，提供了一種結構，包括:襯底，包括第一晶體材料；第一鰭，位于所述襯底上，所述第一鰭包括第一外延層，其中，所述第一鰭的所述第一外延層具有小于l*104cm3的堆垛層錯缺陷密度；柵極電介質，位于所述第一鰭上方；以及柵電極，所述柵極電介質上方。
[0018]在上述結構中，其中，所述第一鰭的所述第一外延層與所述第一外延層下面的材料晶格失配。
[0019]在上述結構中，其中，所述第一外延層包括硅鍺。
[0020]在上述結構中，其中，所述第一鰭還包括設置在所述襯底與所述第一外延層之間的第二外延層。
[0021 ] 在上述結構中，其中，所述第一鰭還包括設置在所述襯底與所述第一外延層之間的第二外延層，其中，所述第二外延層包括SiGe。
[0022]在上述結構中，其中，所述第一鰭還包括設置在所述襯底與所述第一外延層之間的第二外延層，其中，使所述第二外延層弛豫，并且所述第二外延層與所述第一外延層晶格失配。
[0023]在上述結構中，其中，還包括位于所述襯底上的第二鰭。
[0024]在上述結構中，其中，還包括位于所述襯底上的第二鰭，其中，所述第一鰭是N型器件的元件，并且所述第二鰭是P型器件的元件。
【附圖說明】
[0025]當結合附圖進行閱讀時，根據下文的詳細描述能夠最好地理解本發明的各方面。應該注意，根據本行業的標準做法，各個部件未按照比例繪制。事實上，為了清楚的討論，可任意地增大或減小各個部件的尺寸。
[0026]圖1、圖2、圖3A、圖3B、圖4至圖8、圖9A、圖9B、圖10、圖11A、圖11B、圖12A、圖12B、圖13、圖14A、圖14B和圖15至圖17是根據一些實施例的制造FinFET的各個階段的結構的視圖。
[0027]圖18是根據一些實施例的制造FinFET器件的方法的流程圖。
【具體實施方式】
[0028]以下公開提供了用于實施所提供的主題的不同特征的許多不同實施例或實例。為簡化本發明，下文中描述部件和配置的具體實例。當然，這些僅僅是舉例，并不旨在具有限制性。例如，在接下來的描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件被形成為直接接觸的實施例，并且也可包括在第一部件與第二部件之間形成額外的部件以使第一部件與第二部件不直接接觸的實施例。另外，本發明可在各個實例中重復參考標號和/或字母。該重復的目的是為了簡化和清楚，而且其本身并沒有指示所討論的各個實施例和/或構造之間的關系、
[0029]另外，為易于描述，本文中可能使用空間關系術語，諸如“在..?之下”、“在…下面”、“下面的”、“在…之上”、“上面的”以及類似用語以描述附圖中所示的一個元件或部件與另一個(一些)元件或部件之間的關系。空間關系術語旨在包含除附圖中所示的定向之外的使用或運行中的器件的不同定向。裝置可按其他方式定向(旋轉90度或處于其他定向)，并且本文中使用的空間關系描述符也可相應地予以解釋。
[0030]根據各個實施例，提供了鰭式場效應晶體管(FinFET)和形成鰭式場效應晶體管(FinFET)的方法。示出了形成FinFET的中間階段。討論了實施例的一些變化。盡管方法實施例按照特定的順序討論，其他多個方法實施例可按照任何邏輯順序執行，并且可包括本文中所述的較少或較多的步驟。
[0031]圖1、圖2、圖3A、圖4至圖8、圖9A、圖10、圖11A、圖12A、圖14A、圖15和圖16是根據示例性實施例的在制造FinFET中的中間階段的截面圖。圖3B、圖9B、圖11B、圖12B、圖13和圖14B是在制造FinFET中的中間階段的自頂向下視圖。圖17是在后續制造之后的FinFET的不同的截面圖。圖18是圖1至圖17中所示的工藝的工藝流程。
[0032]在圖1 (圖18中的步驟1802)中，在襯底102上圖案化第一光刻膠104。襯底102可為塊體半導體襯底、絕緣體上半導體(SOI)襯底等，其可進一步為晶圓。通常，SOI襯底包括形成在絕緣層上的半導體材料的層，諸如襯底上的掩埋氧化物(Β0Χ)、氧化硅等。襯底102的半導體材料可為:元素半導體，諸如硅、鍺等；化合物材料，諸如硅鍺、碳化硅、砷化鎵、砷化銦、磷化銦、碳化硅鍺、磷砷化鎵、磷化鎵銦、這些化合物的組合等；或者類似材料。襯底102可摻雜有P型摻雜劑，諸如硼、鋁、鎵等；或摻雜有η型摻雜劑，諸如砷、磷等。在所示實施例中，襯底102是塊體硅晶圓。在所示實施例中，襯底102包括第一區102Α和第二區102Β。第一區102Α可為η溝道型器件區，諸如用于NMOS器件；并且第二區102Β可為ρ溝道型器件區，諸如用于PMOS器件。
[0033]在所示實施例中，在襯底102上方沉積并圖案化第一光刻膠104。第一光刻膠104可包括任何可接受的光刻膠材料，并可例如通過使用旋涂工藝沉積在襯底102的表面上。可利用沉積第一光刻膠104的任何合適的材料和/或方法。一旦已將第一光刻膠104沉積在襯底102上，可通過圖案化的中間掩模將第一光刻膠104暴露給能量(例如，光)，以在第一光刻膠104的暴露給能量的那些部分中引起反應。然后，可對第一光刻膠104進行顯影，并且可以去除第一光刻膠104的部分以暴露出襯底102的表面。
[0034]在圖2(圖18中的步驟1804)中，在襯底102中形成第一溝槽區202。在所示實例中，通過實施去除工藝204以去除襯底102被第一光刻膠104暴露的部分來形成第一溝槽區202。去除工藝204可包括使用等離子源和蝕刻劑氣體的干蝕刻。蝕刻可為電感耦合等離子體(ICR)蝕刻、變壓耦合等離子體(TCP)蝕刻、電子回旋共振(ECR)蝕刻、反應離子蝕刻(RIE)等。第一區102A中的第一凸出部206和第二區102B中的第二凸出部208可以形成在各個相鄰的第一溝槽區202之間。一旦已形成第一溝槽區202，可使用合適的去除工藝(諸如等離子體灰化工藝)去除任何剩余的第一光刻膠104。
[0035]在圖3A和圖3B(圖18中的步驟1806)中，在第一溝槽區202中形成絕緣材料，以形成第一隔離區302。絕緣材料可為氧化物，諸如氧化硅、氮化物等或者它們的組合，并且可通過高密度等離子體化學汽相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，使絕緣材料轉變成諸如氧化物的另一材料的遠程等離子體系統中的CVD基材料沉積和后固化)等或者它們的組合形成。可使用由任何可接受的工藝形成的其他絕緣材料。
[0036]可使用平坦化工藝來去除任何過量的絕緣材料。平坦化工藝可為例如化學機械拋光(CMP)或任何其他合適的工藝。該去除可形成共面的第一隔離區302、第一凸出部206和第二凸出部208的頂面。圖3B示出圖3A中的結構的布局圖，示出平坦化表面。圖3A中所示的結構的截面圖是沿圖3B的線A-A觀察。
[0037]在圖4(圖18中的步驟1808)中，通過使第一凸出部206凹進來形成第一凹槽402。可將第一掩模406圖案化到襯底102的第二區102B上方，并且然后可以通過去除工藝404使第一凸出部206凹進。第一掩模406可為硬掩模材料，諸如氮化硅、碳氮化硅等或者它們的組合，并且可使用任何可接受的工藝(諸如CVD、等離子體增強化學汽相沉積(PECVD)等)沉積。然后，可在第二區102B上方形成光刻膠層，并且去除工藝可從第一區102A上方去除硬掩模材料的暴露部分。
[0038]在圖案化第一掩模406之后，暴露出第一凸出部206。然后，可通過去除工藝404使第一凸出部206凹進。去除工藝404可包括任何可接受的蝕刻工藝，諸如RIE、NBE，四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、在硅與第一隔離區302的材料之間具有良好蝕刻選擇性的能夠蝕刻硅的濕蝕刻劑等、或者它們的組合。蝕刻可為各向同性蝕刻。
[0039]在圖5(圖18中的步驟1810)中，可在第一凹槽402中形成第一外延區502。在所示實施例中，第一外延區502包括位于第一凸出部206的剩余部分上的第一晶體層504、以及位于第一晶體層504上的第二晶體層506。可例如通過在第一凹槽402中外延生長第一晶體層504和第二晶體層506來形成第一晶體層504和第二晶體層506。在各個實施例中，第一晶體層504和第二晶體層506的材料可包括硅、鍺、硅鍺、碳化硅、II1-V族化合物半導體、I1-VI族化合物半導體等。例如，II1-V族化合物半導體包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、Al Sb、AlP、GaP 等。可使用金屬有機 CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、選擇性外延生長(SEG)等或者它們的組合來形成第一晶體層504和第二晶體層506。
[0040]可對第二晶體層506施加應變，這可增加隨后形成的器件中的載流子迀移率。在所示實施例中，可在第一區102A中形成η溝道型器件，因此，可在第二晶體層506中引起拉伸應變。可通過例如第二晶體層506與相鄰的下層材料之間的晶格失配來引起第二晶體層506中的應變，相鄰的下層材料在所示實施例中為第一晶體層504。第一晶體層504可作為緩沖層，并可能經受塑性和/或彈性弛豫。在所示實施例中，第一晶體層504是SiGe，且第二晶體層506是Si，第二晶體層506可受到拉伸應變。
[0041]在一些實施例中，然后可實施平坦化工藝(諸如CMP)，以使第一外延區502和第一隔離區302的頂部平坦化。平坦化工藝還可去除第一掩模406。
[0042]在圖6(圖18中的步驟1812)中，通過使第二凸出部208凹進來形成第二凹槽602。可將第二掩模606圖案化到襯底102的第一區102A上方，并且然后可通過去除工藝604使第二凸出部208凹進。第二掩模606可為硬掩模材料，諸如氮化硅、碳氮化硅等或者它們的組合，并且可使用任何可接受的工藝(諸如CVD、PECVD等)沉積。然后，可在第一區102A上方形成光刻膠層，并且去除工藝可從第二區102B上方去除硬掩模材料的暴露部分。
[0043]在圖案化第二掩模606之后，暴露出第二凸出部208。然后，可通過去除工藝604使第二凸出部208凹進。去除工藝604可包括任何可接受的蝕刻工藝，諸如RIE、NBE，四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、在硅與第一隔離區302的材料之間具有良好蝕刻選擇性的能夠蝕刻硅的濕蝕刻劑等、或者它們的組合。蝕刻可為各向同性蝕刻。
[0044]在圖7(圖18中的步驟1814)中，可在第二凹槽602中形成第二外延區702。在所示實施例中，第二外延區702包括位于第二凸出部208的剩余部分上的第三晶體層704。可例如通過在第二凹槽602中外延生長第三晶體層704來形成第三晶體層704。在各個實施例中，第三晶體層704的材料包括硅、鍺、硅鍺、碳化硅、II1-V族化合物半導體、I1-VI族化合物半導體等。例如，II1-V族半導體包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、Al Sb、AlP、GaP等。可使用金屬有機CVD (MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、選擇性外延生長(SEG)等或者它們的組合來形成第三晶體層704。
[0045]可對第三晶體層704施加應變，這可增加隨后形成的器件中的載流子迀移率。在所示實施例中，可在第二區102B中形成ρ溝道型器件，因此，可在第三晶體層704中引起壓縮應變。可通過例如第三晶體層704與相鄰的下層材料之間的晶格失配來引起第三晶體層704中的應變，相鄰的下層材料在所示實施例中為第二凸出部208。在所示實施例中，第三晶體層704是SiGe，其可受到壓縮應變。
[0046]在一些實施例中，然后可實施平坦化工藝(諸如CMP)，以使第二外延區702和第一隔離區302的頂部平坦化。平坦化工藝還可去除第二掩模606。
[0047]在圖8(圖18中的步驟1816)中，在襯底102的第一區102A和襯底102的第二區102B上方形成芯層802。芯層802可覆蓋第一隔離區302、第一外延區502和第二外延區702。芯層802可為諸如多晶硅、氮化硅、氧化硅等、或者它們的組合的材料，并且可使用諸如CVD、PECVD等的工藝形成。
[0048]在形成芯層802之后，可在芯層802上方沉積并圖案化第二光刻膠804。第二光刻膠804可包括任何可接受的光刻膠材料，并且可例如通過使用旋涂工藝沉積在芯層802的表面上。可利用沉積第二光刻膠804的任何合適的材料和/或方法。一旦已將第二光刻膠804沉積在芯層802上，可通過圖案化的中間掩模將第二光刻膠804暴露給能量(例如，光)，以在第二光刻膠804的暴露給能量的那些部分中引起反應。然后，可對第二光刻膠804進行顯影，并且可去除第二光刻膠804的部分以暴露出芯層802的表面。在一些實施例中，第二光刻膠804的各個圖案的寬度小于第一外延區502和第二外延區702的寬度。
[0049]在圖9A和圖9B (圖18中的持續步驟1816)中，通過去除工藝904 (由圖9A中的箭頭指示)在第一外延區502和第二外延區702上方形成芯軸902。在一些實施例中，去除工藝904可蝕刻進芯層802內，并形成芯軸902。去除工藝904可去除芯層802的被第二光刻膠804暴露的所有部分。在一些實施例中，去除工藝904可為可接受的各向異性蝕刻工藝，例如，RIE、TCP等。芯層802的剩余部分形成芯軸902。
[0050]圖9B示出圖9A中的結構的布局圖，示出芯軸902。圖9A中所示的結構的截面圖是沿圖9B中的線A-A觀察。在所示實施例中，芯軸902位于第一外延區502和第二外延區702上方。如圖9B中所示，芯軸902可延伸到第一隔離區302上方。芯軸902未完全覆蓋第一外延區502或第二外延區702，并且外延區的部分仍可在每個芯軸902的一側或多側保持暴露。例如，芯軸902可具有第一寬度W1，該第一寬度^小于第二外延區702的第二寬度w2。第二寬度W2與第一寬度w丨之差Δ可介于大約7nm和大約15nm之間。第一外延區502和第二外延區702的每個橫向暴露部分的寬度(例如，圖9A的截面圖的平面內的寬度)可為差值A的一半。
[0051]在圖10(圖18中的步驟1818)中，介電層1002共形地形成在芯軸902上方。在一些實施例中，介電層1002覆蓋芯軸902的頂面和側壁。介電層1002可為一種或多種合適的介電材料，諸如氧化硅、氮化硅、碳氮化硅、氮氧化硅、它們的組合等。可使用任何合適的工藝(諸如原子層沉積(ALD)、CVD等)來沉積介電層1002。介電層1002的豎直區段可為第三寬度W3，第三寬度《3介于大約7nm和大約15nm之間。在一些實施例中，介電層1002的豎直區段可延伸到第一隔離區302上方。第三寬度《3可大于圖9A和圖9B中所討論的差值A的一半。
[0052]在圖1lA和圖1lB (圖18中的步驟1820)中，通過去除介電層1002的水平部分和芯軸902來形成鰭掩模1102。可使用去除工藝1104(諸如可接受的各向異性蝕刻工藝，例如，RIE、TCP等)來去除介電層1002的水平部分。介電層1002的豎直部分保留，從而形成鰭掩模1102，其寬度大致等于介電層1002的豎直部分的寬度，例如，第三寬度w3。隨后，可使用對芯軸902的材料具有選擇性的蝕刻來去除芯軸902。
[0053]圖1lB示出圖1lA中的結構的布局圖，示出鰭掩模1102。圖1lA中所示的結構的截面圖是沿圖1lB中的線A-A觀察。在所示實施例中，鰭掩模1102覆蓋第一外延區502、第二外延區702和第一隔離區302的部分。
[0054]在一些實施例中，鰭掩模1102可形成部分地覆蓋第一外延區502和/或第二外延區702的圖案。在一些實施例中，在第一外延區502和/或第二外延區702上方形成不止一個鰭掩模1102。在一些實施例中，外延區502和702的邊緣可與鰭掩模1102的各個側壁大體上對準。在后續蝕刻期間，鰭掩模1102可作為第一外延區502和/或第二外延區702上方的掩模。
[0055]在圖12A和圖12B(圖18中的步驟1822)中，形成第二溝槽區1202。可通過去除工藝1204形成第二溝槽區1202。去除工藝1204可包括任何各向異性蝕刻工藝，諸如RIE、NBE、TMAH、NH4OH等、或者它們的組合。
[0056]形成第二溝槽區1202還導致形成第一鰭1206和第二鰭1208。在一些實施例中，去除工藝1204蝕刻進第一外延區502和/或第二外延區702內，以去除被鰭掩模1102暴露的部分。因而，在一些實施例中，每個第一鰭1206和第二鰭1208的寬度均可大體上等于鰭掩模1102的寬度，例如，第三寬度W3。在一些實施例中，由于鰭掩模1102部分地位于第一隔離區302上方，所以第一鰭1206和第二鰭1208的寬度可小于第三寬度w3。在去除工藝1204之后，可去除任何剩余的鰭掩模1102。
[0057]圖12B示出圖12A中的結構的布局圖，示出第二溝槽區1202。圖12A中所示的結構的截面圖是沿圖12B中的線A-A觀察。
[0058]圖13示出端部切割工藝之后的結構的布局圖。在圖13(圖18中的步驟1824)中，通過端部切割工藝1302去除第一鰭1206和第二鰭1208的端部以及可能的第一隔離區302的一些部分。端部切割工藝1302可從鰭的每個端部去除鰭的一部分，該部分具有介于數十納米到數微米之間(諸如，介于大約10納米到大約I微米之間)的長度Li。在一些實施例中，外延生長結構的邊緣可能包含缺陷，諸如堆垛層錯。端部切割工藝1302可從第一鰭1206和第二鰭1208的端部去除那些缺陷。端部切割工藝1302可使用可接受的光刻和去除工藝。可在第一隔離區302和鰭1206和1208的頂面上形成光刻膠層，并且如圖中所示，然后去除工藝可去除鰭1206和1208的暴露端部以及第一隔離區302的暴露部分。去除工藝可包括可接受的各向同性蝕刻，例如，RIE、TCP等。在去除工藝之后，然后可去除剩余的光刻膠層。
[0059]在圖14A和圖14B(圖18中的步驟1826)中，在第二溝槽區1202以及圖13中已去除第一隔離區302的其他區域中形成絕緣材料，以形成第二隔離區1402。絕緣材料可為氧化物，諸如氧化硅、氮化物等或者它們的組合，并且可通過低溫工藝(諸如等離子體增強原子層沉積(PEALD)等)形成。可使用由任何可接受工藝形成的其他絕緣材料。然后，可實施平坦化工藝(諸如CMP)來使第二隔離區1402的頂面與第一鰭1206、第二鰭1208和第一隔離區302的頂部平坦化。
[0060]在圖15 (圖18中的步驟1828)中，使第一隔離區302和第二隔離區1402凹進，以使第一鰭1206和第二鰭1208從相鄰的隔離區302和1402之間凸出。可使用可接受的蝕刻工藝(諸如，對隔離區的材料具有選擇性的工藝)使第一隔離區302和第二隔離區1402凹進。例如，可使用化學氧化物去除，其使用東電電子公司CERTAS或應用材料公司SICONI工具或稀氫氟酸。
[0061]圖16和圖17示出后續加工的方面，諸如在形成場效應晶體管(FET)中。這些附圖示出可稱為前柵極工藝的工藝。本領域普通技術人員將易于理解對后柵極工藝或替換柵極工藝進行的更改，它們涵蓋在各個實施例中。
[0062]在圖16 (圖18中的步驟1830)中，在鰭1206和1208上形成柵極介電層1602A和1602B以及柵電極1604A和1604B。柵極介電層1602A和1602B共形地沉積在諸如第一鰭1206和第二鰭1208的頂面和側壁上、以及第一隔離區302和第二隔離區1402的頂面上。根據一些實施例，柵極介電層1602A和1602B包括氧化娃、氮化娃或者它們的多層。在其他實施例中，柵極介電層1602A和1602B包括高k介電材料，并且在這些實施例中，柵極介電層1602可具有大于大約7.0的k值，并且可包括Hf、Al、Zr、La、Mg、Ba、T1、Pb的金屬氧化物或硅酸鹽、以及它們的組合。柵極介電層1602A和1602B的形成方法可包括分子束沉積(MBD)、ALD、PECVD 等。
[0063]其次，在柵極介電層1602A和1602B上方沉積柵電極1604A和1604B。柵電極1604A和1604B可包括諸如多晶硅、金屬、以及含金屬材料導電材料，諸如TiN、TaN, TaC、Co、Ru、Al、它們的組合、或者它們的多層。在沉積柵電極1604A和1604B之后，可實施CMP來對柵電極1604A和1604B的材料進行平坦化。一旦沉積和平坦化，可通過使用可接受的各向同性蝕刻工藝(諸如RIE、TCP等)形成掩模并且圖案化柵電極1604A和1604B以及柵極介電層1602A和1602B來形成柵極。因此，所產生的柵電極1604A和1604B以及柵極介電層1602A和1602B的材料的剩余部分形成所產生的FinFET上的柵極。
[0064]圖17示出在進一步加工之后的與圖16中的截面圖垂直的結構的截面圖。圖17 中指示前面附圖的A-A截面。在圖17 (圖18中的步驟1832至1838)中，可鄰接圖案化的柵極介電層1602A和柵電極1604A形成柵極間隔件1702。可通過共形地沉積材料并且隨后對該材料進行各向異性蝕刻來形成柵極間隔件1702。柵極間隔件1702的材料可為氮化硅、SiCN、它們的組合等。
[0065]然后在第一鰭1206中形成外延源極/漏極區1704。形成外延源極/漏極區1704， 以使柵極介電層1602A和柵電極1604A設置在外延源極/漏極區1704的各個相鄰對之間。 可通過掩蔽第二區120B (例如，PM0S區)并且蝕刻第一鰭1206的源極/漏極區而在第一區 102A(例如，NM0S區)中形成外延源極/漏極區1704。然后在凹槽中外延生長外延源極/ 漏極區1704。外延源極/漏極區1704可包括任何可接受的材料，諸如適合于n型FinFET 的材料。例如，外延源極/漏極區1704可包括硅、SiC、SiCP等。外延源極/漏極區1704 可具有從第一鰭206的各個表面凸出的表面，并且可具有小平面。
[0066]然后，可共形地形成蝕刻停止層(未示出)。可通過共形地沉積與緊鄰的上覆材料和緊鄰的下層材料具有不同蝕刻選擇性的材料來形成蝕刻停止層。蝕刻停止層的材料可為氮化硅、SiCN、它們的組合等。然后形成層間介電層(ILD) 1706。ILD 1706可由介電材料形成，諸如磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼摻雜的磷硅酸鹽玻璃(BPSG)、未摻雜硅酸鹽玻璃(USG)等，并且可使用任何合適的方法沉積，諸如化學汽相沉積(CVD)和等離子體增強 CVD (PECVD)。
[0067]然后，貫穿ILD1706和蝕刻停止層(如果存在)形成至外延源極/漏極區1704的接觸件1708。可使用可接受的光刻和蝕刻技術來形成開口。一旦形成開口，然后可在開口中沉積接觸材料。可實施平坦化工藝(諸如CMP)以從ILD 1706的表面去除多余的接觸材料。可將接觸件1708物理連接和電連接至外延源極/漏極區1704。
[0068]盡管已經討論了在第一區102A中形成n型器件，諸如n型FinFET，所屬領域的普通技術人員將容易地理解如何按類似的方式例如在襯底102的第二區102B中形成p型器件，諸如P型FinFET。另外，所屬領域的普通技術人員將容易地理解此處可能已經省略的關于形成的其他細節，諸如摻雜合適的組分。
[0069]盡管未明確地顯示，所屬領域的普通技術人員將容易地理解，可在圖17中的結構上實施進一步的加工步驟。例如，可在ILD上方形成鄰接ILD的蝕刻停止層。可在蝕刻停止層上方形成金屬間介電層(IMD)以及它們的相應金屬化。
[0070]實施例可實現優點。通過在溝槽中生長外延區，并且然后對外延區進行蝕刻以形成鰭，在形成柵極之前可較好地控制所產生的鰭的寬度。另外，通過如上所討論的外延生長溝道，可降低成本。通過在溝槽中生長外延區，還可減小彎曲的風險。
[0071]生長外延區可能在外延區與含氧化物區(諸如隔離區)之間的界面處導致缺陷。 這些缺陷可能是晶體結構缺陷，諸如晶體結構中的堆垛層錯。當外延區在較小溝槽中生長時，更可能形成這些缺陷，因為在外延生長之前，較小溝槽可能難以有效清潔。通過蝕刻溝槽來生長外延區和形成鰭可允許鰭不用在較小、不清潔的溝槽中生長它們的情況下形成。
[0072]另外，通過首先形成外延區，然后通過蝕刻溝槽進外延區內來形成鰭，所產生的鰭的一些側壁將包括在外延生長之時沒有與氧化物接合的外延材料。另外，通過實施端部切害J，可去除在外延生長期間與氧化物接合的更多表面。通過前一方法形成的鰭的缺陷密度可能比一些實施例大。在后段加工期間這些缺陷會加劇，導致所產生的器件的品質較低。根據一些實施例，通過在外延區中蝕刻溝槽并實施端部切割形成的鰭(諸如鰭1206和1208， 并且更具體而言，第一鰭1206中的第二晶體層506的部分和第二鰭1208中的第三晶體層 704的部分)可能具有密度小于105cm 3 (諸如小于104cm 3,如介于103cm 3與10 4cm 3之間) 的堆垛層錯缺陷。
[0073]根據實施例，一種方法包括:在襯底中形成第一溝槽；在該第一溝槽中形成第一隔離區；在第一隔離區之間外延生長外延區；將外延區蝕刻成多個鰭，該蝕刻形成第二溝槽；以及在第二溝槽中形成第二隔離區。
[0074]根據另一個實施例，一種方法包括:在襯底上形成多個鰭，在多個鰭上方形成柵極介電層，以及在柵極介電層上方形成柵電極。形成多個鰭包括在襯底中形成第一隔離區，在第一隔離區之間形成凹槽，在凹槽中外延生長外延區，在外延區中形成溝槽，以及在溝槽中形成第二隔離區。
[0075]根據再一個實施例，一種結構包括襯底、位于襯底上的第一鰭、位于第一鰭上方的柵極電介質以及位于柵極電介質上方的柵電極。襯底包括第一晶體材料。第一鰭包括第一外延層，該第一外延層具有小于l*l〇4cm 3的堆垛層錯缺陷密度。
[0076]上述內容概要描述了多個實施例的特征，以使所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應理解，他們可以容易地使用本發明作為設計或修改其他工藝和結構的依據，以實施本文中介紹的實施例的相同目的和/或實現相同的優點。所屬領域的技術人員還應認識到，所述等同構造不背離本發明的精神和范圍，并且他們可進行各種變化、替代和更改，而不背離本發明的精神和范圍。
【主權項】
1.一種方法，包括: 在襯底中形成第一溝槽； 在所述第一溝槽中形成第一隔離區； 在所述第一隔離區之間外延生長外延區； 將所述外延區蝕刻成多個鰭，所述蝕刻形成第二溝槽；以及 在所述第二溝槽中形成第二隔離區。2.根據權利要求1所述的方法，其中，將所述外延區蝕刻成多個鰭還包括: 在所述外延區上方形成芯軸； 在所述芯軸上共形地沉積介電層； 去除所述介電層的水平部分； 去除所述芯軸；以及 在所述介電層的豎直部分之間的所述外延區中蝕刻所述第二溝槽。3.根據權利要求2所述的方法，其中，在所述外延區上方形成所述芯軸包括: 在所述襯底上方沉積芯層； 在所述芯層上和所述外延區上方形成光刻膠部分，其中，所述光刻膠部分的寬度小于所述外延區的寬度；以及 去除所述芯層的不在所述光刻膠部分之下的部分。4.根據權利要求1所述的方法，還包括從所述多個鰭的每個去除端部。5.根據權利要求4所述的方法，其中，去除所述多個鰭的每個的端部包括從所述多個鰭的每個去除介于10納米與I微米之間。6.根據權利要求1所述的方法，其中，在所述第一隔離區之間外延生長所述外延區包括外延生長第一材料，所述第一材料與所述襯底的材料晶格失配。7.根據權利要求1所述的方法，其中，外延生長所述外延區包括在所述襯底上方生長第一晶體層，以及在所述第一晶體層上方生長第二晶體層，所述第一晶體層包括SiGe，所述第二晶體層包括Si。8.一種方法，包括: 在襯底上形成多個鰭，包括: 在所述襯底中形成第一隔離區； 在所述第一隔離區之間形成凹槽； 在所述凹槽中外延生長外延區； 在所述外延區中形成溝槽；以及 在所述溝槽中形成第二隔離區； 在所述多個鰭上方形成柵極介電層；以及 在所述柵極介電層上方形成柵電極。9.根據權利要求8所述的方法，其中，在所述襯底上形成所述多個鰭還包括從所述外延區的一部分去除端部。10.一種結構，包括: 襯底，包括第一晶體材料； 第一鰭，位于所述襯底上，所述第一鰭包括第一外延層，其中，所述第一鰭的所述第一外延層具有小于l*104cm3的堆垛層錯缺陷密度； 柵極電介質，位于所述第一鰭上方；以及 柵電極，所述柵極電介質上方。
【文檔編號】H01L27/092GK105990233SQ201510046970
【公開日】2016年10月5日
【申請日】2015年1月29日
【發明人】溫宗堯, 楊世海, 王圣禎
【申請人】臺灣積體電路制造股份有限公司