一種半導體器件及其制造方法

一種半導體器件及其制造方法
【專利摘要】本發明公開了一種半導體器件的制造方法，包括：提供半導體襯底；在襯底上形成第一半導體層和第二半導體層的疊層；在第二半導體層上形成柵極；在疊層及柵極上形成覆蓋層；刻蝕柵極側面的覆蓋層及第二半導體層，以形成刻蝕孔；通過刻蝕孔進行腐蝕去除第一半導體層，以形成空腔；進行氧化工藝，以填充空腔；去除覆蓋層；進行器件的后續加工。本發明實現了類SOI襯底，并在其上形成器件，具有低成本、漏電小、功耗低、速度快、工藝較為簡單且集成度高的特點。
【專利說明】
一種半導體器件及其制造方法
技術領域
[0001]本發明屬于半導體制造領域，尤其涉及一種半導體器件及其制造方法。
【背景技術】
[0002]隨著器件的特征尺寸不斷減小，在進入納米尺度尤其是22nm以下尺寸以后，臨近半導體物理器件的極限問題接踵而來，如電容損耗、漏電流增大、噪聲提升、閂鎖效應和短溝道效應等，為了克服這些問題，SOI (絕緣體上娃，Silicon-On-1nsulator)技術應運而生。
[0003]SOI襯底分厚層和薄層S0I，薄層SOI器件的頂層硅的厚度小于柵下最大耗盡層的寬度，當頂層娃的厚度變薄時，器件從部分耗盡(Partially Deplet1n)向全部耗盡(FullyDeplet1n)轉變，當頂層娃小于50nm時，為超薄SOI (Ultra thin S0I，UTS0I)，SOI器件全部耗盡，全部耗盡的器件具有較大電流驅動能力、陡直的亞閾值斜率、較小的短溝道、窄溝道效應和完全消除Kink效應等優點，特別適用于高速、低壓、低功耗電路的應用，超薄SOI成為22nm以下尺寸工藝的理想解決方案。
[0004]然而，目前SOI襯底的造價較高，且提供的SOI襯底的規格較為單一，無法根據器件的需要調整各層的厚度。

【發明內容】

[0005]本發明的目的在于克服現有技術中的不足，提供一種半導體器件及其制造方法，實現SOI器件的集成且各層厚度可調。
[0006]為實現上述目的，本發明的技術方案為:
[0007]一種半導體器件的制造方法，包括步驟:
[0008]提供半導體襯底；
[0009]在襯底上形成第一半導體層和第二半導體層的疊層；
[0010]在第二半導體層上形成柵極；
[0011]在疊層及柵極上形成覆蓋層；
[0012]刻蝕柵極側面的覆蓋層及第二半導體層，以形成刻蝕孔；
[0013]通過刻蝕孔進行腐蝕去除第一半導體層，以形成空腔；
[0014]進行氧化工藝，以填充空腔；
[0015]去除覆蓋層；
[0016]進行器件的后續加工。
[0017]可選的，采用外延工藝，在襯底上依次形成第一半導體層和第二半導體層的疊層。
[0018]可選的，所述襯底為娃襯底，所述第一半導體層為GexSi1 x，其中0〈χ〈1，所述第二半導體層為娃。
[0019]可選的，進行器件的后續加工的步驟包括:在柵極的側壁上形成側墻；在柵極兩側形成源漏區；覆蓋源漏區及柵極，形成層間介質層。
[0020]可選的，所述柵極為偽柵極；還包括步驟:去除偽柵極，并重新形成替代柵極。
[0021]可選的，通過選擇性外延工藝，在柵極兩側的第二半導體層上形成源漏區。
[0022]此外，本發明還提供了一種半導體器件，包括:
[0023]半導體襯底；
[0024]襯底上的空腔以及其上的第二半導體層，空腔中填充有第二半導體層及襯底的氧化物；
[0025]第二半導體層上的器件結構；
[0026]第二半導體層中的刻蝕孔，位于柵極的側面，刻蝕孔的側壁上形成有第二半導體層的氧化物。
[0027]可選的，襯底為體娃襯底，第二半導體層為外延娃。
[0028]可選的，器件結構的源漏區為外延源漏層。
[0029]本發明的半導體器件的制造方法，在襯底上形成第一半導體層和第二半導體層，并在其上形成柵極，而后，通過刻蝕孔來去除第一半導體層形成空腔，并通過氧化工藝填充空腔，實現類SOI襯底，并在其上形成器件，具有低成本、漏電小、功耗低、速度快、工藝較為簡單且集成度高的特點。同時，第二半導體層的厚度實現溝道的控制，埋層的厚度可以通過形成的第一半導體層的厚度來調節，滿足不同器件的需求，工藝簡單易行。
【附圖說明】
[0030]為了更清楚地說明本發明實施的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0031]圖1示出了本發明的半導體器件的制造方法的流程圖；
[0032]圖2-圖1OA為根據本發明實施例制造半導體器件的各個制造過程中的結構示意圖，其中，圖2-10為各個制造過程的俯視圖，圖2A-10A圖相應俯視圖的AA向截面示意圖。
【具體實施方式】
[0033]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0034]在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。
[0035]其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0036]參考圖1所示，本發明提供了一種半導體器件的制造方法，包括:提供半導體襯底；在襯底上形成第一半導體層和第二半導體層的疊層；在第二半導體層上形成柵極；在疊層及柵極上形成覆蓋層；刻蝕柵極側面的覆蓋層及第二半導體層，以形成刻蝕孔；通過刻蝕孔進行腐蝕去除第一半導體層，以形成空腔；進行氧化工藝，以填充空腔；去除覆蓋層；進行器件的后續加工。
[0037]在本發明中，在襯底上形成第一半導體層和第二半導體層，并在其上形成柵極，而后，通過刻蝕孔來去除第一半導體層形成空腔，并通過氧化工藝填充空腔，實現類SOI襯底，并在其上形成器件，具有低成本、漏電小、功耗低、速度快、工藝較為簡單且集成度高的特點。同時，第二半導體層的厚度實現溝道的控制，埋層的厚度可以通過形成的第一半導體層的厚度來調節，滿足不同器件的需求，工藝簡單易行。
[0038]為了更好的理解本發明的技術方案和技術效果，以下將結合本發明的半導體器件的制造方法的流程圖圖1和具體的實施例進行詳細的描述。
[0039]首先，在步驟S01，提供半導體襯底100，參考圖2和圖2A(圖2的AA向截面圖)所示。
[0040]在本發明實施例中，所述半導體襯底100可以為Si襯底、Ge襯底等。在其他實施例中，還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等。在本實施例中，所述半導體襯底100為體硅襯底。
[0041]而后，在步驟S02，在所述襯底100上形成第一半導體層102和第二半導體層104的疊層，參考圖2和圖2A所示。
[0042]在本實施例中，可以采用外延生長(EPI)工藝，如圖2所示，在體硅襯底100上依次外延生長第一半導體層102和第二半導體層104，其中，所述第一半導體層可以為GexSi1 x，其中0〈χ〈1，厚度可以為l_200nm，典型的可以1nm或200nm ;所述第二半導體層可以為娃，厚度可以為3-200nm，典型的可以為1nm或15nm。外延工藝可以形成晶體結構的半導體層，其為質量較高的半導體層，以便提高所形成的器件的性能。在外延形成第一和第二半導體層后，可以進行第一半導體層102、第二半導體層104和襯底100的刻蝕，并進行介質材料如氧化硅的填充，從而形成隔離結構(圖未示出)。當然，可以根據器件的具體需要，采用其他的方法來形成半導體層。
[0043]在本發明中，第一和第二半導體層的厚度可以根據器件的需要來選擇，其厚度可控制后續形成器件結構的埋層及溝道層的厚度，即相當于SOI襯底中埋層和頂層硅的作用，在器件最終的第二半導體層的厚度小于50nm時，可以用于形成UTSOI器件。
[0044]接著，在步驟S03，在第二半導體層106上形成柵極108，參考圖3和圖3A(圖3的AA向截面示意圖)所示。
[0045]在本發明中，該柵極可以為前柵工藝中的柵極，也可以為后柵工藝中的偽柵。在本實施例中，該柵極為偽柵極，具體的，首先，淀積柵介質層和偽柵極，柵介質層例如可以為熱氧化層或其他合適的介質材料，例如氧化硅、氮化硅等，在一個實施例中，可以為二氧化硅，可以通過熱氧化的方法來形成。偽柵極可以為非晶硅、多晶硅或氧化硅等，在一個實施例中，可以為非晶硅。而后，進行圖案化，在第二半導體層106上形成柵介質層106和柵極108。
[0046]而后，在步驟S04，在疊層102、104及柵極108上形成覆蓋層110，參考圖4和圖4A(圖4的AA向截面示意圖)所示。
[0047]該覆蓋層110為后續形成刻蝕孔的掩蓋層及刻蝕層，與第一半導體層具有刻蝕選擇性，在本實例中，該覆蓋層110可以為氮化硅，具體的，在淀積覆蓋層110之后，進行平坦化，如化學機械研磨，以獲得平坦的覆蓋層110，如圖4A所示。
[0048]接著，在步驟S05，刻蝕柵極108側面的覆蓋層110及第二半導體層104，以形成刻蝕孔112，參考圖5和圖5A(圖5的AA向截面示意圖)所示。
[0049]在本實施例中，具體的，首先在覆蓋層110上形成刻蝕孔的掩膜層(圖未示出)，在掩膜層的掩蓋下，刻蝕覆蓋層110和第二半導體層104，直至暴露出第一半導體層102，以形成刻蝕孔112，在其他實施例中，也可以進一步刻蝕第一半導體層102，直至暴露襯底100，來形成該刻蝕孔，該刻蝕孔可以形成在柵極一側或兩側的第二半導體層上，基本上，該刻蝕孔可以形成在更靠近隔離的區域，以便于后續源漏區的形成。
[0050]而后，在步驟S06，通過刻蝕孔112進行腐蝕去除第一半導體層102，以形成空腔114，參考圖6和圖6A(圖6的AA向截面示意圖)所示。
[0051 ] 在本實施例中，可以進行濕法腐蝕，例如采用HF、H202、CH3COOH和H2O的刻蝕劑進行腐蝕選擇性去除第一半導體層，具體的，在一個優選的實施例中，采用HF、H202、CH3C00H和H2O的刻蝕劑進行腐蝕去除第一半導體層，比例為1:18:27: 8，根據刻蝕速率設定刻蝕時間，使得選擇性刻蝕后，僅剩余隔離附近的第一半導體層或者去除全部的第一半導體層，以在器件區域形成空腔114，如圖6A所示。
[0052]接著，在步驟S07，進行氧化工藝，以填充空腔，參考圖7和圖7A(圖7的AA向截面示意圖)所示。
[0053]在本發明中，采用氧化工藝，來填充空腔，在氧化工藝之后，空腔及刻蝕孔的半導體材料都被氧化，形成了氧化物層的填充，從而在第二半導體層與襯底之間形成氧化物層116的埋層，如圖7A所示。在本實施例中，采用熱氧化法進行氧化，在空腔及刻蝕孔的第二半導體層104和襯底的暴露的表面上形成了相應的氧化物，在氧化后，空腔中填充滿氧化物層116，同時，在刻蝕孔處還留有凹陷區113，如圖8A所示，該凹陷區可以在后續器件加工工藝中被填充。
[0054]而后，在步驟S08，去除覆蓋層110，參考圖8和圖8A(圖8的AA向截面示意圖)所示。
[0055]在填充空腔之后，將該覆蓋層110去除，暴露第二半導體層，從而繼續進行器件的后續加工。在本實施例中，可以采用濕法腐蝕去除氮化硅的覆蓋層，如圖8A所示。
[0056]最后，在步驟S09，進行器件的后續加工，參考圖10和圖1OA (圖10的AA向截面示意圖)所示。
[0057]在前柵工藝的實施例中，具體的，首先，在柵極的側壁上形成側墻118，側墻118可以具有單層或多層結構，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物摻雜硅玻璃、低k電介質材料及其組合，和/或其他合適的材料形成，在一個實施例中側墻204可以為氮化硅和氧化硅的兩層結構，可以通過淀積側墻材料，而后進行RIE (反應離子刻蝕)來形成側墻118，如圖9和9A(圖9的AA向截面示意圖)所示。接著，形成源漏區，在第二半導體層的厚度比較薄時，例如厚度小于50nm時，形成了類似于ETSOI的襯底，此時，可以通過選擇性外延工藝，在第二半導體層104上選擇性外延并摻雜來形成外延源漏層120，如圖1OA所示。而后，可以進行層間介質層以及接觸等步驟。
[0058]在后柵工藝中，在形成層間介質層后，將偽柵極去除，也可進一步將柵介質層去除，而后，重新形成柵介質層以及替代柵極，柵介質層可以為高k介質材料(例如，和氧化硅相比，具有高介電常數的材料)或其他合適的介質材料，高k介質材料例如鉿基氧化物，該柵極可以為金屬柵電極可以為一層或多層結構，可以包括金屬材料或多晶硅或他們的組合，金屬材料例如T1、TiAlx、TiN, TaNx, HfN, TiCx, TaCx等等。而后，完成接觸等步驟。
[0059]至此，形成了本發明實施例的半導體器件。
[0060]此外，本發明還提供了由上述方法形成的半導體器件，參考圖10和圖1OA所示，該半導體器件包括:半導體襯底100 ;襯底上的空腔以及其上的第二半導體層104，空腔中填充有第二半導體層及襯底的氧化物116 ;第二半導體層上的器件結構200 ;第二半導體層104中的刻蝕孔112，位于柵極108的側面，刻蝕孔的側壁上形成有第二半導體層的氧化物。
[0061]在本發明的實施例中，空腔中的氧化物及刻蝕孔側壁上的氧化物通過氧化工藝形成。
[0062]其中，襯底100為體硅襯底，第二半導體層104為外延硅。器件結構的源漏區為外延源漏層。
[0063]此外，在本發明中，在第二半導體層104的刻蝕孔112的側壁的氧化物之間形成有凹陷區113，該凹陷區可以由層間介質層(圖未示出)填滿。
[0064]本發明的半導體器件，為類SOI器件，具有低成本、漏電小、功耗低、速度快、工藝較為簡單且集成度高的特點。
[0065]以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制。
[0066]雖然本發明已以較佳實施例披露如上，然而并非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
【主權項】
1.一種半導體器件的制造方法，其特征在于，包括步驟: 提供半導體襯底； 在襯底上形成第一半導體層和第二半導體層的疊層； 在第二半導體層上形成柵極； 在疊層及柵極上形成覆蓋層； 刻蝕柵極側面的覆蓋層及第二半導體層，以形成刻蝕孔； 通過刻蝕孔進行腐蝕去除第一半導體層，以形成空腔； 進行氧化工藝，以填充空腔； 去除覆蓋層； 進行器件的后續加工。2.根據權利要求1所述的制造方法，其特征在于，采用外延工藝，在襯底上依次形成第一半導體層和第二半導體層的疊層。3.根據權利要求2所述的制造方法，其特征在于，所述襯底為硅襯底，所述第一半導體層為GexSi1 x，其中0〈χ〈1，所述第二半導體層為娃。4.根據權利要求1所述的制造方法，其特征在于，進行器件的后續加工的步驟包括:在柵極的側壁上形成側墻；在柵極兩側形成源漏區；覆蓋源漏區及柵極，形成層間介質層。5.根據權利要求4所述的制造方法，其特征在于，所述柵極為偽柵極；還包括步驟:去除偽柵極，并重新形成替代柵極。6.根據權利要求4所述的制造方法，其特征在于，通過選擇性外延工藝，在柵極兩側的第二半導體層上形成源漏區。7.一種半導體器件，其特征在于，包括: 半導體襯底； 襯底上的空腔以及其上的第二半導體層，空腔中填充有第二半導體層及襯底的氧化物； 第二半導體層上的器件結構； 第二半導體層中的刻蝕孔，位于柵極的側面，刻蝕孔的側壁上形成有第二半導體層的氧化物。8.根據權利要求7所述的半導體器件，其特征在于，襯底為體硅襯底，第二半導體層為外延硅。9.根據權利要求7所述的半導體器件，其特征在于，器件結構的源漏區為外延源漏層。
【文檔編號】H01L21/762GK105990213SQ201510047719
【公開日】2016年10月5日
【申請日】2015年1月29日
【發明人】唐兆云, 徐燁鋒, 唐波, 王紅麗, 許靜, 李春龍, 楊萌萌, 閆江
【申請人】中國科學院微電子研究所