嵌入式SiGe外延測試塊的設計的制作方法
【專利摘要】用于在半導體器件制造期間測量和測試半導體晶圓的技術包括在晶圓的頂表面上指定測試區以及在該晶圓的頂表面上的該測試區中蝕刻第一矩形溝槽和第二矩形溝槽。該些溝槽被定向為第一溝槽的長度垂直于第二溝槽的長度，并且被定位成第一溝槽的長度若延伸則與第二溝槽的長度相交。硅-鍺化合物被沉積到第一溝槽和第二溝槽中，并且從晶圓的測試區移取出該測試塊。該測試塊包括其中暴露了第一溝槽和第二溝槽兩者的側表面。用透射電子顯微鏡法掃描測試塊的該側表面以獲取對硅-鍺的測量。
【專利說明】
嵌入式S i Ge外延測試塊的設計
技術領域
[0001] 本發明涉及半導體工藝及器件。
【背景技術】
[0002] 自從早年德州儀器的Jack Kilby博士發明了集成電路之時起，科學家和工程師已 經在半導體器件和工藝方面作出了眾多發明和改進。近50年來半導體尺寸已經有了明顯 的降低，這導致了不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發展大致遵 循著摩爾定律，摩爾定律大意是指密集集成電路中晶體管的數量約每兩年翻倍。現在，半導 體工藝正在朝著20nm以下發展，其中一些公司正在著手14nm工藝。這里只是提供一個參 考，硅原子約為〇· 2nm，這意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約 為一百個娃原子。
[0003] 半導體器件制造因此變得越來越具有挑戰性，并且朝著物理上可能的極限推進。 華力微電子有限公司"是致力于半導體器件和工藝研發的領先的半導體制造公司之一。
[0004] 半導體制造的一個重要方面是提供晶圓上的測試塊以確保制造于該晶圓上的半 導體器件的質量。例如，通過與實際器件共用相同的底層半導體基板并且經歷實際器件所 經歷的部分工藝，測試塊提供了一種用于測試和驗證器件的有效途徑。已經有常規的測試 塊及其使用方法，但遺憾的是有不足之處。因此，需要關于測試塊的改善的系統和方法。
【發明內容】
[0005] 本發明涉及半導體器件及其方法。具體而言，本發明的實施例提供用于在半導體 器件制造期間測量和測試半導體晶圓的技術，這涉及在晶圓的頂表面上指定測試區以及在 該晶圓的頂表面上的該測試區中蝕刻第一矩形溝槽和第二矩形溝槽。該些溝槽被定向為 第一溝槽的長度垂直于第二溝槽的長度，并且被定位成第一溝槽的長度若延伸則與第二溝 槽的長度相交。還提供了其他實施例。
[0006] 在一實施例中，提出了用于在半導體器件制造工藝期間測量和測試半導體晶圓的 方法。該方法包括在晶圓的頂表面上指定測試區以及在測試區內蝕刻第一和第二矩形溝 槽。這些溝槽定向為使得第一溝槽的長度垂直于第二溝槽的長度。這些溝槽定位為使得第 一溝槽的長度的延伸與第二溝槽的長度相交。在第一溝槽和第二溝槽中沉積硅-鍺化合 物。接下來，從晶圓的測試區中移取出測試塊。第一溝槽和第二溝槽兩者皆暴露在測試塊 的側表面上。使用透射電子顯微鏡法掃描測試塊的該側表面以獲取對硅-鍺的測量。
[0007] 在另一實施例中，提供了一種從半導體晶圓切出的用于在半導體器件制造期間測 量和測試該半導體晶圓的測試塊。該測試塊包括頂表面上的第一矩形溝槽和第二矩形溝 槽。這些溝槽定向為使得第一溝槽的長度垂直于第二溝槽的長度。這些溝槽定位為使得第 一溝槽的長度若延伸則與第二溝槽的長度相交。測試塊的側表面暴露第一溝槽和第二溝槽 兩者。
[0008] 應領會，本發明的實施例提供了優于常規技術的諸多優點。
[0009] 附圖簡述
[0010] 通過參考以下附圖可以進一步理解各種實施例的性質和優勢。在附圖中，類似組 件或特征可具有相同的附圖標記。此外，同一類型的各種組件可通過加在附圖標記之后的 破折號和第二標記來區分，第二標記可在該些類似組件之間作出區分。若在說明書中僅使 用了第一附圖標記，則該描述適用于具有相同第一附圖標記的這些類似組件中的任何組 件，而不論第二附圖標記如何。
[0011] 圖1A是具有指定測試區的半導體晶圓的俯視圖的圖例。
[0012] 圖1B是已從該晶圓的指定測試區移取出的常規測試塊的俯視圖的圖例。
[0013] 圖2A是嵌入式SiGe外延測試塊的一個實施例的俯視圖的圖例。
[0014] 圖2B是圖2A中所圖解的嵌入式SiGe外延測試塊的該實施例的側視圖的圖例。
[0015] 圖3A是嵌入式SiGe外延測試塊的另一實施例的俯視圖的圖例。
[0016] 圖3B是圖3A中所圖解的嵌入式SiGe外延測試塊的該實施例的側視圖的圖例。
[0017] 圖4是用于在半導體器件制造期間測量和測試半導體晶圓的工藝的一個實施例 的流程圖。
【具體實施方式】
[0018] 本發明涉及半導體器件及其方法。具體而言，本發明的實施例提供用于在半導體 器件制造期間測量和測試半導體晶圓的技術，這涉及在晶圓的頂表面上指定測試區以及在 該晶圓的頂表面上的該測試區中蝕刻第一矩形溝槽和第二矩形溝槽。該些溝槽被定向為第 一溝槽的長度垂直于第二溝槽的長度，并且被定位成第一溝槽的長度若延伸則與第二溝槽 的長度相交。還提供了其他實施例。
[0019] 給出以下描述以使得本領域技術人員能夠實施和使用本發明并將其結合到具體 應用背景中。各種變型、以及在不同應用中的各種使用對于本領域技術人員將是容易顯見 的，并且本文定義的一般性原理可適用于范圍廣闊的實施例。由此，本發明并不限于本文中 給出的實施例，而是應被授予與本文中公開的原理和新穎性特征相一致的最廣義的范圍。
[0020] 在以下詳細描述中，闡述了許多特定細節以提供對本發明的透徹理解。然而，對于 本領域技術人員顯而易見的是，本發明的實踐可不必局限于這些具體細節。換言之，公知的 結構和器件以框圖形式示出而沒有詳細顯示，以避免淡化本發明的發明點。
[0021] 請讀者注意與本說明書同時提交的且對公眾查閱本說明書開放的所有文件及文 獻，且所有這樣的文件及文獻的內容以參考方式并入本文。除非另有明確說明，否則本說明 書（包含任何所附權利要求、摘要和附圖）中所揭示的所有特征皆可由用于達到相同、等效 或類似目的的可替代特征來替換。因此，除非另有明確說明，否則所公開的每一個特征僅是 一組等效或類似特征的一個示例。
[0022] 而且，權利要求中未明確表示"用于執行特定功能的裝置"、或"用于執行特定功能 的步驟"的任意組件皆不應被理解為如35USC第112章節第6段中所規定的"裝置"或"步 驟"條款。特別地，在此處的權利要求中使用"···.的步驟"或"···.的動作"并不表示涉及 35USC§ 112第6段的規定。
[0023] 注意，在使用到的情況下，標志左、右、前、后、頂、底、正、反、順時針和逆時針僅僅 是出于方便的目的所使用的，而并不暗示任何具體的固定方向。事實上，它們被用于反映對 象的各個部分之間的相對位置和/或方向。
[0024] 在半導體技術中，用于改善半導體器件性能的技術和方法是非常重要的課題。隨 著特征大小和柵格氧化物層不斷縮小，載流子的迀移速率大幅降低。這導致降低的接通 (0N)狀態電流并且退化的器件性能。對于22nm高性能工藝，簡單地降低關鍵尺寸是不足以 滿足器件性能要求的。對于P型金屬-氧化物-半導體（PM0S)晶體管器件尤其如此，因為 空穴迀移率比電子迀移率慢兩倍。
[0025] 載流子迀移率是22nm或小于22nm的高性能技術的最重要和核心的因素，已經發 展出硅-鍺（SiGe)技術以通過提高載流子迀移率來改善器件性能。鍺的電子迀移率是硅 的兩倍，以及鍺的空穴迀移率是硅的四倍。
[0026] 例如，在90nm技術工藝中，英特爾⑧在高性能邏輯器件的制造過程中使用SiGe源 極/漏極（S/D)應力增強器。這已經成為SiGe技術的重要轉折點。接下來的45nm、32nm 以及22nm技術工藝使用嵌入式SiGe，并且鍺含量已經從15%逐漸增加到40%。隨著PM0S 晶體管尺寸的縮小，嵌入式外延SiGe源極漏極（S/D)技術嚴重依賴于增強PM0S晶體管驅 動電流。
[0027] 為了測試和測量嵌入式SiGe的性能，可從半導體晶圓中切出一測試塊（例如，具 有50*50um 2的大小）。對該測試塊使用橢偏儀以測量SiGe外延生長的厚度以及鍺的濃 度。其他測量，諸如其余生長工藝中的缺陷以及過量生長的厚度只能通過透射電子顯微鏡 法（TEM)掃描來測量。這通常需要大量的樣本，意味著需要更多的資源來進行失效分析。
[0028] 圖1A是具有指定測試區的半導體晶圓100的俯視圖的圖例。在制造過程中在晶 圓100的頂表面上的測試區中蝕刻溝槽以用于SiGe外延生長。在晶圓100處理步驟之間， 可從該指定區切出測試塊102以用于進行測量和測試。應領會，取決于實際情形，晶圓100 可包括具有定義圖案的多個測試塊區域。
[0029] 圖1B是常規測試塊102的俯視圖的圖解。例如，測試塊102是從圖1A中的晶圓 100的測試區獲得的。取決于晶圓布局，可能有多個測試區。例如，為了檢查溝槽形狀和填 充材料的形狀和質量，需要大量測試區，每個測試區暴露一個或更多個溝槽以及沉積在溝 槽內的材料。例如，自俯視圖（X-Y)平面看去的測試塊102的圖案由具有不同寬度的平行 溝槽組成。測試塊的X-Y平面與晶圓100的頂表面平行。測試塊102含有蝕刻在頂表面中 的具有漸變寬度的四個溝槽l〇4a_d，以及SiGe層通過外延法被沉積在溝槽104a_d中。溝 槽104a_d彼此平行。例如，該些溝槽是使用蝕刻工藝形成的，該蝕刻工藝也被用于形成晶 圓100上的半導體。變化的溝槽寬度匹配晶圓100上所制造的器件的各種尺寸。取決于應 用，可能希望檢查一個或更多個溝槽，因為它們具有不同寬度。例如，溝槽104a比溝槽104d 窄得多。通常，溝槽104a_104d被稱為線陣列（line array)。對于每一個溝槽，為了暴露該 溝槽的長度和寬度這兩者，會需要兩個橫截面：一個用于長度以及一個用于寬度。
[0030] 為了測量某一寬度的溝槽104中所嵌入的SiGe，測試塊102被切割并且在側方在 如圖1B所標示的X方向和Y方向上被掃描。例如，為了沿溝槽104d的寬度進行測量，通過 在X-Z平面上切割該測試塊來暴露該測試塊的X-Z平面側。如圖1B所示，通過沿X軸切割， 獲得平行于X-Z平面的橫截面，該橫截面暴露104a-d。后續的成像技術（例如，TEM、SEM等 等）將提供溝槽在X-Z平面上的圖像，其顯示溝槽104a-d的寬度。然而，僅在X-Z平面上暴 露溝槽是不夠的。希望（或者必須）在X-Z平面上觀察溝槽，在X-Z平面上顯示了溝槽的 長度。例如，為了對溝槽l〇4d的寬度進行成像，要沿Y-Z平面在104d的中間沿Y方向將測 試塊102切塊。更具體地，沿Υ方向切割測試塊102以在Υ-Ζ平面表面上暴露溝槽104d，以 使得溝槽l〇4d的長度暴露在通過切割創建的側表面上。隨后可在測試塊102的側方（即， X-Z平面上）在Y方向上執行對測試塊的成像（例如，SEM或TEM掃描），以進行沿溝槽104d 的長度的測量。Y-Z平面上溝槽的成像會是半導體成像的重要方面。例如，通過檢查溝槽 l〇4d的長度，可顯露出與填充材料相關的各種缺陷。如上文所解釋的，需要兩個橫截面以 顯示溝槽104d的長度和寬度這兩者。因此，為了進行不同寬度的所有四個溝槽104a-d的 測量，測試塊102將被切割并使用TEM掃描8次。通常，測試塊（例如，測試塊102)僅可被 切割一次（在該測試塊從晶圓被切塊之時），需要一個以上的測試塊來顯示（諸）溝槽的 (諸）寬度和（諸）長度。并且關于每一測試塊，執行一個或更多個成像過程。例如，為了 顯示溝槽104d的長度，需要沿Y方向并且在溝槽104d的中間切割測試塊102。因此，在該 線陣列圖案和安排的情況下，不可能觀察同一測試塊上的溝槽l〇4d的長度和寬度這兩者。 需要兩個測試塊：一個測試塊沿X方向被切割以顯露出X-Z平面橫截面，其顯示溝槽104d 的寬度；另一測試塊沿Y方向被切割以顯露出Y-Z平面橫截面，其顯示溝槽104d的長度。 因此，盡管圖1B中所示的測試圖案完成了工作，但是成本較高且較為繁瑣。晶圓面積是非 常寶貴的，并且被用作用于實際器件的基板要比用作大量測試塊更好。切割和掃描多個測 試塊是較長和耗時的過程。另外，對測試塊執行TEM或SEM的過程成本會較高，并且由于不 得不獲取單個溝槽的兩幅圖像以顯示其長度和寬度，成像成本實際上是單幅圖像的兩倍。
[0031] 本發明的實施例通過提出嵌入式SiGe外延測試塊的方法和設計克服了現有技術 的缺點，該方法和設計將測試塊的數目和成像次數降低了 50%或更多。根據本文所述的實 施例，某一寬度大小的溝槽中SiGe的長度和寬度測量可通過僅一次TEM或SEM掃描來獲 得。
[0032] 圖2A是嵌入式SiGe外延測試塊200的一個實施例的俯視圖的圖例。此示圖僅是 示例，不應該不當地限制權利要求的范圍。本領域技術人員將領會到有許多變體、替換方 案、以及變型。例如，測試塊200是從圖1A的晶圓100獲得的，并且可具有與圖1B的測試塊 102相近似的尺寸。應領會，盡管測試塊200和測試塊102可共用近似尺寸，但測試塊200 可通過單次切塊或切割提供比測試塊102多得多的信息。測試塊200含有蝕刻在頂表面上 的具有漸變寬度的四個溝槽202a-d。應領會，取決于具體情形，測試塊200可根據需要具有 若干溝槽圖案。在其他實施例中，可以有少于四個或多于四個的溝槽。每個溝槽202具有 相交結構，并且包括兩個矩形形狀的溝槽，它們彼此垂直并且在直角相交處彼此連接在一 起。各溝槽202之間的無陰影區域所指示的淺溝槽隔離區具有基本一致的寬度，從而各溝 槽202被均勻地間隔開。例如，測試塊200可包括具有不同寬度的十個或更多個"L"形溝 槽。根據實施例，測試塊200上的成形溝槽由10nm到約100nm的寬度范圍所表征。例如， 成形溝槽的寬度與同測試塊200制造于同一晶圓上的器件的尺寸相關聯。
[0033] 例如，測試塊200連同在同一晶圓上形成的其他測試塊是與實際器件使用相同的 工藝（例如，蝕刻、拋光、沉積等）來制造的，由此使得對測試圖案的成像是有意義的。例 如，通過等離子體蝕刻工藝來形成測試塊200上的溝槽，以及使用一個或更多個沉積工藝 將SiGe材料填充到這些溝槽中。如上所述的，SiGe工藝是指使用SiGe材料來修改硅基板 的特性，并且嵌入的SiGe材料改善了 CMOS器件的性能。例如，SiGe材料可用于45/40nm、 32/28nm、和<22nm工藝。并且為了使測試塊200是有效的，測試圖案的尺寸要接近實際器 件。例如，取決于在實際器件內形成SiGe填充的工藝，可使用測試塊200的一種或更多種 測試圖案。例如，溝槽202a-d由不同溝槽寬度表征，不同溝槽寬度可被用于檢查不同的器 件尺寸。作為示例，為了測量溝槽202b中的SiGe，跨線204來切割測試塊200。
[0034] 根據各種實施例，測試塊200中的溝槽的圖案和形狀在光刻過程中定義，其中基 于形成在晶圓中的器件來選擇特定的測試圖案。例如，基于制造在同一晶圓上的器件的大 小，選擇具有"L"形狀的不同大小的測試圖案。例如，用于使用22nm工藝制造的器件的測 試圖案可小于用于使用45nm工藝制造的器件的測試圖案。
[0035] 在各種實施例中，對半導體器件和測試塊兩者執行光刻和蝕刻工藝。例如，（諸） 等離子體蝕刻工藝被用于形成器件的溝槽和測試圖案的溝槽。器件溝槽和測試圖案溝槽的 深度基本相近。例如，器件和測試圖案的溝槽深度約為50nm±30nm。稍后為了觀察測試圖 案的圖像，（例如，使用TEM或SEM掃描技術）執行成像，溝槽的深度及其輪廓與器件的基 本相似。例如，通過分析測試圖案的溝槽輪廓，可確定器件的幾何形狀和質量。
[0036] 應領會，線204被特別選擇成顯示溝槽202b的長度以及溝槽202c和202d的寬度。 例如，通過切割通過溝槽202b的長度（例如，沿線204)，溝槽202b的長度以及溝槽202c和 202d的寬度被暴露在X-Z平面上，如圖2B中所示。取決于器件，可能希望切割通過其他溝 槽。例如，可能期望切割通過溝槽202a的長度，這將暴露溝槽202a的長度和溝槽202b-d 的寬度。另一方面，沿線205切割將僅顯示202d的長度，而觀察不到其他溝槽的寬度。
[0037] 取決于具體實現，可以各種方式來確定切割或拋光測試塊200的位置。根據實施 例，使用圖像處理算法來選擇用于切割測試塊200的位置。例如，圖像識別算法分析測試塊 200的溝槽圖案，以及選擇用于切割的線204。根據各種實施例，圖像識別算法基于一組預 定準則，諸如顯示兩個或更多個溝槽寬度（例如，202c和202d)以及至少單個溝槽長度（例 如，202b)，來自動選擇線204。隨后使用激光切割或切片機構來沿204切割測試塊200。應 領會，由于溝槽的寬度可能較窄（例如，小于l〇〇nm，甚至窄到約10nm)，因此需要具有相對 較高精度的自動化工藝來選擇切割位置以及執行切割。
[0038] 在各種實施例中，使用拋光工藝來暴露X-Z平面上的期望橫截面。例如，圖像識別 算法確定該拋光線。拋光機構隨后移除測試塊200的在線204上方（或下方）的部分。例 如，由該圖像識別算法來設置該拋光機構的拋光量和對準。在某些實施例中，該拋光機構選 擇拋光工藝的起始位置。例如，由于線204更靠近測試塊200的頂部邊緣，拋光機構選擇該 頂部邊緣作為拋光工藝的起始點。另一方面，線205更靠近測試塊200的底部邊緣，以及拋 光機構選擇該底部邊緣作為拋光工藝的起始點。
[0039] 圖2B是圖2A中所圖解的嵌入式SiGe外延測試塊200的該實施例已經在線204處 進行切割之后的側視圖的圖例。溝槽202b的長度和寬度被暴露在通過該切割創建的側表 面上。這允許通過跨測試塊200的X-Z側在Y方向上的單次掃描來獲得寬度和長度測量。 例如，可使用SEM或TEM技術來對測試塊200的橫截面進行成像，如圖2B所示。
[0040] 如上所述，創建測試圖案以及稍后在恰當位置切割測試塊的目的是提供用于確定 制造在同一晶圓材料上的器件的質量的參考。因此，幾何形狀及其工藝類似實際器件的幾 何形狀及其工藝非常重要。例如，測試溝槽的深度、長度、寬度和/或其他特性類似于實際 器件。例如，若使用42nm工藝制造器件的SiGe溝槽，則使用相同工藝制造測試圖案和溝槽。
[0041] 圖3A是嵌入式SiGe外延測試塊300的另一實施例的俯視圖的圖例。此示圖僅僅 是示例，不應該不當地限制權利要求的范圍。本領域技術人員將領會到有許多變體、替換方 案、以及變型。測試塊300具有蝕刻到頂表面中的總共16個矩形形狀的溝槽302,并未標記 所有溝槽以避免使附圖繁瑣不清。在其他實施例中，可以有少于16個或多于16個的溝槽。 溝槽302在測試塊300上形成風車結構并且被分為四組，每一組中有四個溝槽。例如，溝 槽302a-d形成一組溝槽。在其他實施例中，每組中可以有任意數目的溝槽。每一組中的溝 槽的寬度漸變，并且一組中的溝槽的寬度與其他組中的溝槽的寬度相匹配。因此，例如溝槽 302e與溝槽302c以及其他兩組中的其他兩個溝槽具有相同寬度。每一組中的溝槽水平對 準。換言之，每一組中的溝槽的寬度側邊是對齊的。每一組溝槽垂直于相鄰的一組溝槽，并 且定位成使得一組中的溝槽的長度的延伸將與相鄰組中的溝槽相交。例如，延伸溝槽302e 的長度將與溝槽302a-d相交。在此實施例中，淺溝槽隔離區域（無陰影區域）具有一致的 寬度，從而溝槽302是均勻間隔開的。為了獲得對具有與溝槽302c和302e的寬度相等的 寬度的溝槽中的SiGe的測量，跨線304切割測試塊300。
[0042] 例如，測試塊300連同在同一晶圓上形成的其他測試塊是與實際器件使用相同的 工藝（例如，蝕刻、拋光、沉積等）來制造的，由此使得對測試圖案的成像是有意義的。例 如，通過等離子體蝕刻工藝來形成測試塊300上的溝槽，以及使用一個或更多個沉積工藝 將SiGe材料填充到這些溝槽中。如上所述的，SiGe工藝是指使用SiGe材料來修改硅基板 的特性，并且嵌入的SiGe材料改善了 CMOS器件的性能。例如，SiGe材料可用于45/40nm、 32/28nm、和<22nm工藝。并且為了使測試塊300是有效的，測試圖案的尺寸要接近實際器 件。例如，取決于在實際器件內形成SiGe填充的工藝，可使用測試塊300的一種或更多種 測試圖案。例如，溝槽302a-d由不同溝槽寬度表征，不同溝槽寬度可被用于檢查不同的器 件尺寸。作為示例，為了測量溝槽302e中的SiGe，跨線304來切割測試塊200。
[0043] 如圖3A所示，這些測試圖案被基本安排在四個地帶，每個地帶具有多個不同寬度 的溝槽圖案。作為示例，每個地帶被顯示具有四個測試溝槽，但是應理解其他數目的溝槽也 是可能的。根據本發明的實施例，測試圖案（例如，溝槽302a-d)由約10nm到約100nm的 寬度來表征，所述寬度與實際器件的溝槽寬度相匹配。例如，四個地帶中的每一個地帶可包 括不同于其他地帶的一組溝槽寬度。例如，左上方的地帶包括具有l〇nm到40nm范圍內的 變化寬度的測試圖案，右下方的地帶包括具有50nm到100nm范圍內的變化寬度的溝槽，等 等。在各種實施例中，測試圖案包括比圖3A中所示的四個更多的附加地帶。
[0044] 應領會測試塊300的溝槽圖案可容易地使用現有技術來制造。例如，測試塊300 的測試圖案包括不同寬度的溝槽線，這些寬度與同一晶圓上所制造的實際器件的溝槽線尺 寸相對應。例如，使用等離子體蝕刻工藝以約30到100nm的深度蝕刻溝槽線。測試塊300 的測試圖案以及晶圓上另外測試塊的測試圖案可在也被用于定義器件蝕刻圖案的光刻步 驟期間定義。
[0045] 如上所提及的，可以各種方式來確定切割或拋光測試塊300的位置。根據實施例， 使用圖像處理算法來選擇用于切割測試塊300的位置。例如，圖像識別算法分析測試塊300 的溝槽圖案，以及選擇用于切割的線304。例如，通過切割通過溝槽302e的長度（例如，通 過線304)，也暴露了溝槽302a-d的寬度。類似地，切割通過線305也將暴露溝槽302a-d的 寬度。取決于具體實現，成像處理算法可選擇切割通過線304或線305。例如，但是切割通 過線305,切割是在相對較寬的溝槽上執行的，因此在切割過程中具有更大的容差。另一方 面，切割通過線304以分析溝槽302e的長度可能是所希望的。
[0046] 根據各種實施例，圖像識別算法基于一組預定準則自動地選擇線304。隨后使用激 光切割或切片機構來沿304切割測試塊300。應領會，由于溝槽的寬度可能較窄（例如，小 于100nm，甚至窄到約10nm)，因此需要具有相對較高精度的自動化工藝來選擇切割位置以 及執行切割。
[0047] 圖3B是圖3A中所圖解的嵌入式SiGe外延測試塊300的該實施例已經在線304 處進行切割之后的側視圖的圖例。通過切割創建的側表面暴露溝槽302e的長度以及溝槽 302a-d的寬度。可跨測試塊300側方在X方向上執行單次TEM掃描以使用溝槽302c和 302e獲得長度和寬度這兩者的測量。如上所述，由于線304切割通過溝槽302e，能夠選擇 切割溝槽302e的具體區域，從而顯示溝槽302e的特定厚度。
[0048] 圖4是用于在半導體器件制造期間測量和測試半導體晶圓的過程400的一個實施 例的簡化流程圖。此示圖僅僅是示例，不應該不當地限制權利要求的范圍。本領域技術人員 將領會到有許多變體、替換方案、以及變型。例如，圖4中所圖解的框可以被添加、移除、重 復、替換、修改、重新安排、和/或重疊，這并不限制權利要求的范圍。過程400始于框402， 其中指定晶圓的頂表面上的測試區。取決于實際情形，可設計額外的測試區。例如，測試區 可位于所要制造的器件之間。
[0049] 接下來，根據本文描述的任何實施例在測試區中蝕刻溝槽（框404)。例如，如上文 所解釋的，該蝕刻過程是在測試區和實際器件兩者上執行的。例如，光刻過程定義測試圖案 和器件圖案，基于這些圖案執行蝕刻過程。例如，使用等離子體蝕刻工藝。在框404期間在 晶圓上的測試區中蝕刻至少兩個彼此垂直的矩形溝槽。在實施例中，這兩個溝槽彼此連接 以形成直角相交。在一些實施例中，這兩個溝槽被淺溝槽隔離區所隔開。
[0050] 在框406,例如通過外延向溝槽中沉積SiGe層。如上所提及的，SiGe材料被沉積 到測試圖案的溝槽以及實際器件的溝槽兩者中。取決于具體情形，可分多次步驟來執行向 溝槽中的SiGe沉積。例如，測試圖案以及實際器件兩者的溝槽內的沉積可使用相同或基本 相近的過程來形成。
[0051] 接下來，從測試區中移取出測試塊（框408)。可通過切割或通過劃線和折斷來移 取該測試塊。取決于實際情形，可執行特定步驟以暴露所需的橫截面。在框410,使用例如 TEM來掃描暴露兩個溝槽的側表面。在一些情形中，被掃描的側面在執行掃描之前被拋光。 由于兩個溝槽皆被暴露并且彼此垂直，僅需要一次掃描來獲取沿溝槽的寬度和長度對SiGe 的測量。
[0052] 盡管上文是對特定實施例的全面描述，但是也可使用各種變型、替換構造和等效 方案。因此，上述描述和說明不應當被解釋為限制由所附權利要求限定的本發明的范圍。
【主權項】
1. 一種用于在半導體器件制造期間測量和測試半導體晶圓的方法，所述方法包括： 在所述晶圓的頂表面上指定測試區； 在所述測試區內定義第一溝槽區域和第二溝槽區域； 在所述晶圓的所述頂表面的所述測試區中蝕刻第一矩形溝槽和第二矩形溝槽，所述第 一矩形溝槽和所述第二矩形溝槽定向為使得所述第一溝槽的長度基本垂直于所述第二溝 槽的長度，并且定位為使得所述第一溝槽的長度若延伸則與所述第二溝槽的長度相交； 在所述第一溝槽和所述第二溝槽中沉積硅-鍺化合物； 從所述晶圓的所述測試區移取測試塊，所述測試塊包括其中暴露了所述第一溝槽和所 述第二溝槽兩者的側表面；以及 用透射電子顯微鏡法掃描所述測試塊的所述側表面以獲取所述硅-鍺的測量。2. 如權利要求1所述的方法，其特征在于，所述第一溝槽和所述第二溝槽相連接以在 所連接的溝槽中形成直角。3. 如權利要求1所述的方法，其特征在于，所述第一溝槽和所述第二溝槽由淺溝槽隔 離區所隔開。4. 如權利要求1所述的方法，其特征在于，所述第一溝槽的寬度等于所述第二溝槽的 寬度。5. 如權利要求1所述的方法，其特征在于，還包括： 蝕刻第三矩形溝槽，所述第三矩形溝槽與所述第一溝槽平行并且具有不同于所述第一 溝槽的寬度的寬度。6. 如權利要求5所述的方法，其特征在于，所述第三溝槽的寬度與所述第一溝槽的寬 度對準。7. 如權利要求5所述的方法，其特征在于，所述第三溝槽的長度等于所述第一溝槽的 長度。8. 如權利要求1所述的方法，其特征在于，還包括： 蝕刻與所述第一溝槽平行并且寬度漸變的多個附加矩形溝槽。9. 如權利要求8所述的方法，其特征在于，所述平行的溝槽是均勻間隔開的。10. 如權利要求1所述的方法，其特征在于，還包括： 對所述測試塊的所述側表面進行拋光。11. 一種從半導體晶圓切出的用于在半導體器件制造期間測量和測試所述半導體晶圓 的測試塊，所述測試塊包括： 所述測試塊的頂表面上的第一矩形溝槽和第二矩形溝槽，所述第一矩形溝槽和所述第 二矩形溝槽定向為使得所述第一溝槽的長度垂直于所述第二溝槽的長度，并且定位為使得 所述第一溝槽的長度若延伸則與所述第二溝槽的長度相交；以及 暴露所述第一溝槽和所述第二溝槽的側表面。12. 如權利要求11所述的測試塊，其特征在于，所述第一溝槽和所述第二溝槽相連接 以在所連接的溝槽中形成直角。13. 如權利要求11所述的測試塊，其特征在于，所述第一溝槽和所述第二溝槽由淺溝 槽隔離區所隔開。14. 如權利要求11所述的測試塊，其特征在于，所述第一溝槽的寬度等于所述第二溝 槽的寬度。15. 如權利要求11所述的測試塊，其特征在于，還包括： 所述測試塊的所述頂表面上的第三矩形溝槽，所述第三矩形溝槽與所述第一溝槽平行 并且具有不同于所述第一溝槽的寬度的寬度。16. 如權利要求15所述的測試塊，其特征在于，所述第三溝槽的寬度與所述第一溝槽 的寬度對準。17. 如權利要求15所述的測試塊，其特征在于，所述第三溝槽的長度等于所述第一溝 槽的長度。18. 如權利要求11所述的測試塊，其特征在于，還包括： 所述測試塊的所述頂表面上的與所述第一溝槽平行并且寬度漸變的多個附加矩形溝 槽。19. 如權利要求18所述的測試塊，其特征在于，所述平行的溝槽是均勻間隔開的。20. 如權利要求11所述的測試塊，其特征在于，還包括： 所述第一溝槽和所述第二溝槽中通過外延沉積的硅-鍺層。
【文檔編號】H01L21/66GK105990172SQ201510050661
【公開日】2016年10月5日
【申請日】2015年1月30日
【發明人】周海鋒, 譚俊
【申請人】上海華力微電子有限公司