一種半導體器件及其制作方法和電子裝置的制造方法
【專利摘要】本發明提供一種半導體器件及其制作方法和電子裝置，所述方法包括：提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域；形成環繞第一納米線整個外表面的外延層；在所述半導體襯底上形成沿所述第一納米線的徑向方向環繞所述外延層的一部分的柵極結構；對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極；去除所述側墻；刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線。根據本發明的制作方法形成的全環柵納米線場效應晶體管，具有空心的納米線結構，可減小漏電流、提高電子遷移率，進而提高器件的整體性能和可靠性。
【專利說明】
一種半導體器件及其制作方法和電子裝置
技術領域
[0001]本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制作方法和電子
目.0
【背景技術】
[0002]全環柵器件由于其優異的短溝道效應和靜電控制能力而被廣泛的應用和研究。然而隨著晶體管尺寸不斷縮小，嚴峻的固有工藝波動就成為器件/電路一致性控制的瓶頸。主要的工藝波動包括:離散的隨機雜質波動(RDF)、柵極邊緣粗糙度(GER)、線邊緣粗糙度(LER)、線寬粗糙度(LWR)、金屬柵極顆粒度和隨機電報噪聲等。對于平面器件主要的工藝波動為離散的隨機雜質波動，具有非摻雜鰭片結構的FinFET器件可以適當的降低RDF的影響，然而，為了獲得更好的靜電控制力需要FinFET器件鰭片的寬度越窄越好，這又會導致線邊緣粗糙度(LER)成為主要工藝波動緣由。因此，通過縮小FINFET器件的尺寸來提高性能已面臨一些困難，而小尺寸下短溝道效應和柵極漏電流還會破壞晶體管的開關性能。
[0003]全環柵(Gate-Al Ι-Around，簡稱GAA)娃納米線(nano-wire)場效應晶體管有望解決上述的問題。一方面，全環柵硅納米線場效應晶體管中的溝道厚度和寬度都較小，使得柵極更接近于溝道的各個部分，有助于增強晶體管的柵極調制能力，并且由于采用環柵結構，柵極從多個方向對溝道進行調制，進一步增強了柵極的調制能力，改善亞閾值特性。因此，環柵納米線晶體管可以很好地抑制短溝道效應，使晶體管尺寸得以進一步縮小。
[0004]另一方面，全環柵硅納米線場效應晶體管利用自身的細溝道和環柵結構改善柵極調制力和抑制短溝道效應，緩解了減薄柵介質厚度的要求，從而可減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內雜質離散分布和庫侖散射。對于一維納米線溝道，由于量子限制效應，溝道內載流子遠離表面分布，故載流子輸運受表面散射和溝道橫向電場影響小，可以獲得較高的迀移率。
[0005]因此，如何進一步優化全環柵硅納米線場效應晶體管的器件結構和工藝制備方法、提高器件性能、充分體現全環柵硅納米線場效應晶體管的優勢，正是現在國際上MOSFET領域研究的難點和熱點。
【發明內容】
[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]為了克服目前存在的問題，本發明一實施例中提供一種半導體器件的制作方法，包括:
[0008]提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域；
[0009]形成環繞所述第一納米線整個外表面的外延層；
[0010]在所述半導體襯底上形成沿所述第一納米線的徑向方向環繞所述外延層的一部分的柵極結構；
[0011]對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極；
[0012]去除所述側墻；
[0013]刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線。
[0014]本發明另一實施例中提供一種半導體器件的制作方法，包括:
[0015]提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域；
[0016]形成環繞所述第一納米線整個外表面的外延層；
[0017]刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線；
[0018]在所述半導體襯底上形成沿所述第二納米線的徑向方向環繞所述第二納米線的一部分的柵極結構；
[0019]對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極；
[0020]去除所述側墻。
[0021]進一步，所述方法還包括在形成所述柵極結構之前在半導體襯底內形成淺溝槽隔離的步驟。
[0022]進一步，其特征在于，所述第一納米線的材料包括鍺硅，其中硅與鍺的摩爾比范圍為 10:1 至 1:10。
[0023]進一步，刻蝕去除所述第一納米線的刻蝕工藝具有第一納米線對所述外延層高的蝕刻選擇比。
[0024]進一步，刻蝕去除所述第一納米線的刻蝕工藝的氣體源包括HCl或CF4。
[0025]進一步，所述外延層的材料選自S1、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa 或II1-V族的二元或三元化合物。
[0026]進一步，所述外延層的厚度范圍為Inm?20nmo
[0027]進一步，所述柵極結構包括自下而上的柵極介電層和柵極材料層的疊層。
[0028]進一步，所述柵極介電層為氧化物層，所述柵極材料層為多晶硅虛擬柵極材料層。
[0029]本發明實施例二提供一種半導體器件，包括:
[0030]半導體襯底；
[0031]位于所述半導體襯底上的空心納米線結構；
[0032]形成于所述半導體襯底上并位于所述空心納米線結構兩側的源極、漏極；
[0033]位于所述半導體襯底上、沿所述空心納米線結構的徑向方向圍繞所述空心納米線結構的一部分的柵極結構。
[0034]進一步，所述空心納米線結構的材料選自S1、SiB, SiGe, SiC, SiP, SiGeB, SiCP,AsGa或II1-V族的二元或三元化合物。
[0035]進一步，所述空心納米線結構的壁厚范圍為Inm?20nm。
[0036]進一步，所述柵極結構包括自下而上的柵極介電層和柵極材料層的疊層。
[0037]進一步，在半導體襯底內還形成有淺溝槽隔離結構。
[0038]本發明實施例三提供一種電子裝置，包括前述的半導體器件。
[0039]綜上所述，根據本發明的制作方法形成的全環柵納米線場效應晶體管，具有空心的納米線結構，可減小漏電流、提高電子迀移率，進而提高器件的整體性能和可靠性。
【附圖說明】
[0040]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0041]附圖中:
[0042]圖1A-1F示出了根據本發明的制作方法依次實施所獲得器件的示意圖，其中，圖1A-1B為器件的三維立體圖，圖1C對應為圖1B的主視方向剖面圖，圖1D-1F為剖面圖；
[0043]圖2示出了根據本發明的制作方法依次實施步驟的工藝流程圖。
【具體實施方式】
[0044]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0045]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0046]應當明白，當元件或層被稱為“在…上”、“與…相鄰”、“連接至IJ”或“耦合至IJ”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在…上”、“與…直接相鄰”、“直接連接至IJ”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0047]空間關系術語例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在…下面”和“在…下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0048]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0049]為了徹底理解本發明，將在下列的描述中提出詳細的結構及步驟，以便闡釋本發明提出的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0050]實施例一
[0051]下面將參照圖1A-1F及圖2對本發明的半導體器件的制作方法做詳細描述。
[0052]執行步驟201，提供半導體襯底，在所述半導體襯底上形成有若干懸置的納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域。
[0053]參考圖1A，所述半導體襯底100可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。此外，半導體襯底上可以被定義有源區。
[0054]在所述半導體襯底上形成有若干懸置的第一納米線101，以及位于所述第一納米線101兩端的側墻102。可選地，所述第一納米線的材料包括鍺硅，其中硅與鍺的摩爾比范圍為10:1至1:10。
[0055]在一個示例中，形成所述第一納米線101的步驟包括:提供半導體襯底，所述半導體襯底包括基底，位于基底上的埋層氧化物層，和位于埋層氧化物層上的鍺硅層，其中鍺硅層中的硅與鍺的摩爾比范圍為10:1至1:10，對鍺硅層進行光刻構圖和例如反應離子蝕刻(RIE)的蝕刻工藝構圖以形成第一納米線，之后通過去除與第一納米線相接觸的埋層氧化物層，使第一納米線懸置在半導體襯底上，進一步地，還可通過使用例如退火工藝使第一納米線被平滑，以形成懸置在半導體襯底之上圓柱形狀的第一納米線，還可選擇執行氧化工藝以減小第一納米線101的直徑到預期的尺寸。上述方法僅是示例性地，其他任何適合的方法均適用于本發明。
[0056]所述第一納米線沿徑向的截面形狀還可以為橢圓形，矩形或正方形。
[0057]在第一納米線101的兩端形成構圖形成側墻102，所述側墻102的材料包括氧化物、氮化物、氧氮化物或它們的組合，是通過沉積和刻蝕形成的。其主要用于在后續進行離子注入時保護納米線不受損傷和注入，因此側墻的位于納米線的兩端分別靠近源極區域和漏極區域。
[0058]在所述側墻外側的半導體襯底上形成有源極區域、漏極區域(未示出)。也即在第一納米線101的兩端外側形成有源極區域、漏極區域，可采用本領域技術人員熟知的任何方法定義所述源極區域、漏極區域，例如在形成所述第一納米線的同時，通過光刻構圖定義出源極區域、漏極區域。
[0059]執行步驟202，形成環繞所述第一納米線整個外表面的外延層。
[0060]參考圖1B和圖1C，在所述第一納米線外表形成外延層103a。所述外延層103a的材料選自S1、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他II1-V族的二元或三元化合物。所述外延層103a的厚度范圍為Inm?20nm。上述厚度數值范圍僅是示例性地，還可根據工藝進行適當的調整。
[0061]可采用選擇性外延生長的方法形成外延層103a。選擇性外延生長可以采用低壓化學氣相沉積(LPCVD)、等離子體增強化學氣相沉積(PECVD)、超高真空化學氣相沉積(UHVCVD)、快速熱化學氣相沉積(RTCVD)和分子束外延(MBE)中的一種。所述選擇性外延生長可以在UHV/CVD反應腔中進行。
[0062]執行步驟203，在所述半導體襯底上形成沿所述第一納米線的徑向方向圍繞所述第一納米線的一部分的柵極結構。
[0063]在形成所述柵極結構之前，可先在所述半導體襯底上形成隔離結構，例如在所述半導體襯底上形成淺溝槽隔離或局部氧化物層，在本發明的一【具體實施方式】中，優選形成淺溝槽隔離結構，所述淺溝槽隔離的形成方法可以選用現有技術中常用的方法。
[0064]參考圖1D，在所述半導體襯底100上形成沿所述第一納米線101的徑向方向環繞所述外延層103a的一部分的柵極結構104。所述第一納米線101及外延層103a位于所述柵極結構104之下，所述環繞柵極結構104相對于現有的平面晶體管，在溝道控制以及降低淺溝道效應等方面具有更加優越的性能；平面柵極結構設置于所述溝道上方，而在FinFET中所述柵極環繞所述溝道設置，因此能從三個面來控制靜電，在靜電控制方面的性能也更突出。
[0065]所述柵極結構104包括自下而上的柵極介電層和柵極材料層的疊層。在一個示例中，所述柵極結構104為虛擬柵極結構，所述虛擬柵極為多晶硅柵極，在之后可被去除用于形成金屬柵極。
[0066]在另一個示例中，所述柵極介電層為氧化物層，所述柵極材料層為多晶硅柵極材料層，形成的方法為首先在所述納米線結構上形成介電層，在介電層上形成柵氧化層，作為優選，所述柵氧化層的材料為二氧化硅，可以采用化學氣相沉積的方式形成。
[0067]多晶硅虛擬柵極材料層的形成方法可選用低壓化學氣相淀積(LPCVD)工藝。形成所述多晶硅層的工藝條件包括:反應氣體為硅烷(SiH4)，所述硅烷的流量范圍可為100?200立方厘米/分鐘(sccm)，如150sccm ;反應腔內溫度范圍可為700?750攝氏度；反應腔內壓力可為250?350毫毫米萊柱(mTorr)，如300mTorr ;所述反應氣體中還可包括緩沖氣體，所述緩沖氣體可為氦氣(He)或氮氣，所述氦氣和氮氣的流量范圍可為5?20升/分鐘(slm)，如8slm、10slm或15slm。然后進行圖案化，在所述半導體襯底100上形成沿所述第一納米線101的徑向方向圍繞所述外延層103a的一部分的柵極結構104。
[0068]作為優選，為了進一步提高所述器件的性能，所述柵極結構104為金屬柵極結構或高K金屬柵極結構，在本發明的一【具體實施方式】中，所述金屬柵極結構的形成方法為先在第一納米線上形成多晶硅柵極結構，其作為虛擬柵極，接著去除所述虛擬柵極以形成溝槽，在所述溝槽的底部和側壁形成U型的柵極介電層，作為優選，所述柵極介電層為高K介電層來形成所述柵極介電層，例如用在HfO2中引入S1、Al、N、La、Ta等元素并優化各元素的比率來得到的高K材料等。形成所述高K介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝。接著，在所述溝槽中所述柵極介電層上填充多個薄膜堆棧形成，所述薄膜包括功函數金屬層，阻擋層和導電層。所述阻擋層包括TaN、TiN, TaC、TaSiN、WN、TiAl、TiAlN或上述的組合。所述沉積阻擋層方法非限制性實例包括化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)。最終形成高k金屬柵極結構。對于本領域的技術人員來說刻蝕去除虛擬柵極以形成金屬柵極結構是本領域的常用技術手段在此就不一一詳細論述。
[0069]執行步驟204，對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極。
[0070]進行摻雜以分別形成源極和漏極。示例性地，可以在半導體襯底上形成暴露源極區和漏極區的光刻膠層，然后執行離子注入工藝以形成源極和漏極。當預形成的半導體器件為P型時，摻雜劑為P型摻雜劑，例如硼(B)和/或銦(In);當預形成的半導體器件為N型時，摻雜劑為N型摻雜劑，例如砷(As)和/或磷(P)。作為進一步的優選，在進行離子注入或者擴散后還可以進一步包括一熱退火的步驟。
[0071]執行步驟205，去除所述側墻。
[0072]參考圖1E，去除所述側墻。可采用本領域技術人員熟知的任何方法去除所述側墻，例如選用干法刻蝕或濕法刻蝕工藝去除所述側墻。干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。所述刻蝕具有對側墻的高選擇性。
[0073]執行步驟206，刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線。
[0074]參考圖1F，刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線103。所述第二納米線103為空心結構。刻蝕去除所述第一納米線的刻蝕工藝具有第一納米線對所述外延層高的蝕刻選擇比，以使得刻蝕不會損傷外延層，而形成具有空心的第二納米線103。所述刻蝕工藝可以為干法刻蝕或濕法刻蝕。示例性地，若使用干法刻蝕工藝，可以選用包括HCl或CF4氣體的刻蝕氣體源。
[0075]之后，還可在源極、漏極、柵極結構上形成金屬硅化物層。然后，形成層間介質層，接著在層間介質層中形成接觸孔，與源極、漏極、柵極電連接。具體的形成金屬硅化物層、形成接觸孔的方法為本領域技術公知技術，在此不做贅述。至此完成了對本發明的全環柵納米線場效應晶體管的制作過程。
[0076]在本發明的另一實施例中，由于側墻外暴露第一納米線的端部，還可將前述實施例中的步驟206移至步驟203之前和步驟202之后，具體步驟包括:首先，提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域；接著，形成環繞所述第一納米線整個外表面的外延層；接著，刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線；接著，在所述半導體襯底上形成沿所述第二納米線的徑向方向環繞所述第二納米線的一部分的柵極結構；接著，對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極；最后，去除所述側墻。采用本實施例的方法，也可獲得本發明的全環柵納米線場效應晶體管，具體每步的實施過程與前述實施例中基本相同，在此不再不一一贅述。
[0077]綜上所述，根據本發明的制作方法形成的全環柵納米線場效應晶體管，具有空心的納米線結構，可減小漏電流、提高電子迀移率，進而提高器件的整體性能和可靠性。另外本發明的制作方法工藝波動小，與現有半導體工藝很好的兼容，同時還可改善器件的短溝道效應，所制得器件具有良好的靜電控制能力。
[0078]實施例二
[0079]本發明還提供一種采用前述實施例中方法制作的半導體器件，所述半導體器件為全環柵納米線場效應晶體管。
[0080]半導體器件包括半導體襯底，所述半導體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在半導體襯底內還形成有淺溝槽隔離結構。
[0081]還包括位于所述半導體襯底上的空心納米線結構。所述空心納米線結構的材料選自S1、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他II1-V族的二元或三元化合物。所述空心納米線結構的壁厚范圍為Inm?20nm，但并不局限于上述數值范圍，根據具體器件的尺寸可選擇不同的數值。
[0082]還包括形成于所述半導體襯底上并位于所述空心納米線結構兩側的源極、漏極；
[0083]還包括位于所述半導體襯底上、沿所述空心納米線結構的徑向方向圍繞所述空心納米線結構的一部分的柵極結構。所述柵極結構自下而上的柵極介電層和柵極材料層的疊層。
[0084]柵極介電層可以包括傳統的電介質材料諸如具有電介質常數從大約4到大約20(真空中測量)的硅的氧化物、氮化物和氮氧化物。或者，柵極介電層可以包括具有電介質常數從大約20到至少大約100的通常較高電介質常數電介質材料。這種較高電介質常數電解質材料可以包括但不限于:氧化鉿、硅酸鉿、氧化鈦、鈦酸鍶鋇(BSTs)和鋯鈦酸鉛(PZTs)。可以采用適合柵極介電層成分的材料的數種方法的任何一種形成柵極介電層。柵極材料層可以由多晶硅材料組成，一般也可使用金屬、金屬氮化物、金屬硅化物或類似化合物作為柵極材料層的材料。
[0085]示例性地，在源極、漏極、柵極結構上還形成有金屬硅化物層以及層間介電層，在層間介質層中形成接觸孔，與源極、漏極、柵極電連接。
[0086]綜上所述，本發明的全環柵納米線場效應晶體管，具有空心的納米線結構，可減小漏電流、提高電子迀移率，器件具有很好的靜電控制能力，使得器件的整體性能和可靠性更尚O
[0087]實施例三
[0088]本發明另外還提供一種電子裝置，其包括前述的半導體器件或采用前述實施例一種方法制作的半導體器件。
[0089]由于包括的半導體器件具有更高的性能，該電子裝置同樣具有上述優點。
[0090]該電子裝置，可以是手機、平板電腦、筆記本電腦、上網本、游戲機、電視機、VCD,DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產品或設備，也可以是具有上述半導體器件的中間產品，例如:具有該集成電路的手機主板等。
[0091]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件的制作方法，包括: 提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域； 形成環繞所述第一納米線整個外表面的外延層； 在所述半導體襯底上形成沿所述第一納米線的徑向方向環繞所述外延層的一部分的柵極結構； 對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極； 去除所述側墻； 刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線。2.一種半導體器件的制作方法，包括: 提供半導體襯底，在所述半導體襯底上形成有若干懸置的第一納米線，以及位于所述第一納米線兩端的側墻，在所述側墻外側的半導體襯底上形成有源極區域、漏極區域； 形成環繞所述第一納米線整個外表面的外延層； 刻蝕去除所述第一納米線，保留所述外延層，以形成第二納米線； 在所述半導體襯底上形成沿所述第二納米線的徑向方向環繞所述第二納米線的一部分的柵極結構； 對所述源極區域、漏極區域進行摻雜，以分別形成源極、漏極； 去除所述側墻。3.根據權利要求1或2所述的方法，其特征在于，所述方法還包括在形成所述柵極結構之前在半導體襯底內形成淺溝槽隔離的步驟。4.根據權利要求1或2所述的方法，其特征在于，所述第一納米線的材料包括鍺硅，其中硅與鍺的摩爾比范圍為10:1至1:10。5.根據權利要求1或2所述的方法，其特征在于，刻蝕去除所述第一納米線的刻蝕工藝具有第一納米線對所述外延層高的蝕刻選擇比。6.根據權利要求1或2所述的方法，其特征在于，刻蝕去除所述第一納米線的刻蝕工藝的氣體源包括HCl或CF4。7.根據權利要求1或2所述的方法，其特征在于，所述外延層的材料選自S1、SiB,SiGe、SiC、SiP、SiGeB、SiCP、AsGa 或 II1-V 族的二元或三元化合物。8.根據權利要求1或2所述的方法，其特征在于，所述外延層的厚度范圍為Inm?20nmo9.根據權利要求1或2所述的方法，其特征在于，所述柵極結構包括自下而上的柵極介電層和柵極材料層的疊層。10.根據權利要求9所述的方法，其特征在于，所述柵極介電層為氧化物層，所述柵極材料層為多晶硅虛擬柵極材料層。11.一種半導體器件，包括: 半導體襯底； 位于所述半導體襯底上的空心納米線結構； 形成于所述半導體襯底上并位于所述空心納米線結構兩側的源極、漏極； 位于所述半導體襯底上、沿所述空心納米線結構的徑向方向圍繞所述空心納米線結構的一部分的柵極結構。12.根據權利要求11所述的半導體器件，其特征在于，所述空心納米線結構的材料選自 S1、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa 或 II1-V 族的二元或三元化合物。13.根據權利要求11所述的半導體器件，其特征在于，所述空心納米線結構的壁厚范圍為Inm?20nm。14.根據權利要求11所述的半導體器件，其特征在于，所述柵極結構包括自下而上的柵極介電層和柵極材料層的疊層。15.根據權利要求11所述的半導體器件，其特征在于，在半導體襯底內還形成有淺溝槽隔離結構。16.一種電子裝置，其特征在于，包括如權利要求11-15中任一項所述的半導體器件。
【文檔編號】H01L21/336GK105990147SQ201510089794
【公開日】2016年10月5日
【申請日】2015年2月27日
【發明人】禹國賓, 林靜
【申請人】中芯國際集成電路制造(上海)有限公司