Mos晶體管及其制作方法
【專利摘要】本申請提供了一種MOS晶體管及其制作方法。其中，該制作方法包括：在襯底上形成柵極結構，且在柵極結構的兩側側壁上形成第一側壁層；對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理，形成源漏區；去除第一側壁層，且以及對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入以及第二次退火處理，以形成LDD區。從而使得源漏注入的熱預算不會作用于LDD區，進而在所形成的MOS晶體管中形成有效超淺結；同時，由于形成源漏區的工藝為低能離子注入，從而減少了由于注入離子穿透柵極結構進入導電溝道產生的散點。
【專利說明】
MOS晶體管及其制作方法
技術領域
[0001]本申請涉及半導體集成電路的技術領域，具體而言，涉及一種M0S晶體管及其制作方法。【背景技術】
[0002]隨著器件尺寸的不斷縮小，特別是進入亞微米區以后，M0S晶體管的柵極寬度使柵極結構下的溝道長度也不斷減小，從而使得源漏間電荷擊穿的幾率逐漸增大，并極容易在器件中產生漏電流，即短溝道效應，這種短溝道效應嚴重地影響器件的可靠性和穩定性。為了解決上述問題，現有技術中出現了一種新的M0S晶體管(M0SFET)結構，即輕摻雜 M0SFET(LDD M0SFET)。與常規M0SFET相比，輕摻雜M0SFET在源漏端增加了輕摻雜區(LDD)， 該輕摻雜區能夠大大減小器件的源漏端電場，從而減少了器件中的漏電流，改善短溝道效應。
[0003]現有輕摻雜M0SFET的制作方法通常包括以下步驟:首先，在襯底10'上形成多晶硅柵結構11'，進而形成如圖1所示的基體結構；然后，對多晶硅柵結構11'兩側的襯底 10'進行輕摻雜注入(LDD注入)以形成LDD區12'，進而形成如圖2所示的基體結構；接下來，在多晶硅柵結構的兩側側壁上形成側墻13'，進而形成如圖3所示的基體結構；再接下來，依次對多晶硅柵結構21'兩側的襯底10'進行高能離子注入(即源漏注入)及熱處理，以形成源漏區14'，進而形成如圖4所示的基體結構；最后，形成覆蓋多晶硅柵結構 21'和襯底10'的層間介質層16'以及與源漏區14'相連接的導電插塞15'，進而形成如圖5所示的基體結構。
[0004]上述制作方法中，源漏注入和熱處理過程中的熱預算會作用于LDD區，從而無法在襯底中形成有效超淺結。另外，離子注入過程中部分注入離子會穿透多晶硅柵結構進入導電溝道，從而在導電溝道中形成散點。因此，如何在襯底中形成有效超淺結，并避免在導電溝道中形成散點成為目前亟待解決的問題之一。
【發明內容】
[0005]本申請的主要目的在于提供一種M0S晶體管及其制作方法，以在所形成M0S晶體管中形成有效超淺結，并減少形成于導電溝道中的散點。
[0006]為了實現上述目的，根據本申請的一個方面，提供了一種M0S晶體管的制作方法， 該制作方法包括:在襯底上形成柵極結構，且在柵極結構的兩側側壁上形成第一側壁層； 對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理，以形成源漏區；以及去除第一側壁層，且對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入以及第二次退火處理，以形成LDD區。
[0007]進一步地，形成柵極結構的步驟包括:在襯底上依次形成柵氧化物層和多晶硅柵極；在多晶硅柵極和柵氧化物層的兩側側壁上形成偏移間隙壁。
[0008]進一步地，低能離子注入的步驟中，注入離子的能量范圍為0.1?5KeV，注入離子的劑量范圍為5E15?2E17atoms/cm2。
[0009]進一步地，第一次退火處理的步驟中，退火溫度為500?1400°C，退火時間為1? 600s〇
[0010]進一步地，在LDD注入的步驟中，注入離子的能量范圍為0.1?30KeV，注入離子的劑量范圍為1E13?lE16atoms/cm2。
[0011]進一步地，第二次退火處理的步驟中，退火溫度為500?1400°C，退火時間為1? 600s〇
[0012]進一步地，偏移間隙壁為氧化物層，且第一側壁層為氮化物層。
[0013]進一步地，制作方法還包括形成與源漏區相接觸的硅化物層，以及與硅化物層相接觸的導電插塞的步驟。
[0014]進一步地，形成硅化物層和導電插塞的步驟包括:形成覆蓋柵極結構的兩側側壁的第二側壁層；形成與多晶硅柵極、源漏區相接觸的硅化物層；形成覆蓋襯底、柵極結構和第二側壁層的層間介質層；形成貫穿層間介質層且與源漏區相接觸的接觸孔，并在接觸孔中形成導電插塞。
[0015]進一步地，形成硅化物層和導電插塞的步驟包括:形成覆蓋襯底與柵極結構的層間介質層；形成貫穿層間介質層并與源漏區相接觸的接觸孔；在接觸孔中依次形成硅化物層和導電插塞。
[0016]進一步地，M0S晶體管為NM0S晶體管，其中，襯底為P型硅，源漏區為N型重摻雜區，LDD區為N型輕摻雜區；M0S晶體管為PM0S晶體管，其中，襯底為N型硅，源漏區為P型重摻雜區，LDD區為P型輕摻雜區。
[0017]根據本申請的另一方面，提供了一種M0S晶體管，M0S晶體管由本申請上述的制作方法制作而成。
[0018]應用本申請的技術方案，本申請通過對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理以形成源漏區，再對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入處理形成LDD區，使得源漏注入的熱預算不會作用于LDD區，從而在所形成M0S晶體管中形成有效超淺結；同時，由于形成源漏區的工藝為低能離子注入，從而減少了由于注入離子穿透柵極結構進入導電溝道產生的散點。【附圖說明】
[0019]構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中:
[0020]圖1示出了現有技術中所提供的M0S晶體管的制作方法中，在襯底上形成多晶硅柵結構后的基體的剖面結構示意圖；
[0021]圖2示出了對多晶硅柵結構兩側的襯底進行LDD注入工藝以形成LDD區后的基體的剖面結構示意圖；
[0022]圖3示出了在圖2所示的多晶硅柵結構的兩側側壁上形成側墻后的基體的剖面結構示意圖；
[0023]圖4示出了依次對多晶硅柵結構兩側的襯底進行源漏注入及熱處理，以形成源漏區后的基體的剖面結構示意圖；
[0024]圖5示出了形成覆蓋圖4所示的多晶硅柵結構和襯底的層間介質層，并在層間介質層中形成與源漏區相連接的導電插塞后的基體的剖面結構示意圖；
[0025]圖6示出了本申請實施方式所提供的M0S晶體管的制作方法流程示意圖；
[0026]圖7示出了在本申請實施方式所提供的M0S晶體管的制作方法中，在襯底上形成柵極結構后的基體剖面結構示意圖；
[0027]圖8示出了在圖7所示柵極結構的兩側側壁上形成第一側壁層后的基體剖面結構示意圖；
[0028]圖9示出了對位于圖8所示的柵極結構的兩側的襯底進行低能離子注入和第一次退火處理以形成源漏區后的基體剖面結構示意圖；
[0029]圖10示出了去除圖9所示的第一側壁層后的基體剖面結構示意圖；
[0030]圖11示出了對位于圖10所示的柵極結構的兩側的襯底進行淺摻雜離子注入和進行第二次退火處理以形成LDD區在圖10所示的柵極結構兩側的襯底中形成LDD區后的基體剖面結構示意圖；
[0031]圖12示出了形成覆蓋圖11所示的柵極結構的兩側側壁的第二側壁層后的基體剖面結構示意圖；
[0032]圖13示出了形成與圖12所示的多晶硅柵極、源漏區相接觸的硅化物層后的基體剖面結構示意圖；
[0033]圖14示出了形成覆蓋圖12所示的襯底、柵極結構和第二側壁層的層間介質層，以及形成貫穿層間介質層且與源漏區相接觸的接觸孔，并在接觸孔中形成導電插塞后的基體剖面結構示意圖；
[0034]圖15示出了形成覆蓋圖11所示的襯底與柵極結構的層間介質層后的基體剖面結構示意圖；
[0035]圖16示出了形成貫穿圖15所示的層間介質層并與源漏區相接觸的接觸孔后的基體剖面結構示意圖；以及
[0036]圖17示出了在圖16所示的接觸孔中依次形成硅化物層和導電插塞后的基體剖面結構示意圖。【具體實施方式】
[0037]需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結合實施例來詳細說明本申請。
[0038]需要注意的是，這里所使用的術語僅是為了描述【具體實施方式】，而非意圖限制根據本申請的示例性實施方式。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式，此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0039]為了便于描述，在這里可以使用空間相對術語，如“在……之上”、“在……上方”、 “在……上表面”、“上面的”等，用來描述如在圖中所示的一個器件或特征與其他器件或特征的空間位置關系。應當理解的是，空間相對術語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為“在其他器件或構造上方”或“在其他器件或構造之上”的器件之后將被定位為“在其他器件或構造下方”或“在其他器件或構造之下”。因而，示例性術語“在……上方”可以包括“在……上方” 和“在……下方”兩種方位。該器件也可以其他不同方式定位(旋轉90度或處于其他方位)，并且對這里所使用的空間相對描述作出相應解釋。
[0040]正如【背景技術】中所介紹的，現有M0S晶體管的制作方法中的源漏注入和熱處理位于LDD注入之后，使得源漏注入和熱處理過程中的熱預算會作用于LDD區，從而無法在襯底中形成有效超淺結。同時，由于所采用源漏注入的離子注入能量較高，導致部分注入離子會穿透多晶硅柵結構進入導電溝道，從而在導電溝道中形成散點。本申請的發明人針對上述問題進行研究，提出了一種M0S晶體管的制作方法。如圖6所示，該制作方法包括:在襯底上形成柵極結構，且在柵極結構的兩側側壁上形成第一側壁層；對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理，以形成源漏區；去除第一側壁層，且以及對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入以及第二次退火處理，以形成LDD區。
[0041]上述制作方法通過對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理以形成源漏區，再對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入處理形成 LDD區，使得源漏注入的熱預算不會作用于LDD區，從而在所形成M0S晶體管中形成有效超淺結；同時，由于形成源漏區的工藝為低能離子注入，從而減少了由于注入離子導致的產生于導電溝道中的散點。
[0042]下面將更詳細地描述根據本申請提供的M0S晶體管的制作方法的示例性實施方式。然而，這些示例性實施方式可以由多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施方式。應當理解的是，提供這些實施方式是為了使得本申請的公開徹底且完整，并且將這些示例性實施方式的構思充分傳達給本領域普通技術人員，在附圖中，為了清楚起見，擴大了層和區域的厚度，并且使用相同的附圖標記表示相同的器件，因而將省略對它們的描述。
[0043]圖7至圖17示出了本申請提供的M0S晶體管的制作方法中，經過各個步驟后得到的基體剖面結構示意圖。下面將結合圖7至圖17,進一步說明本申請所提供的M0S晶體管的制作方法。
[0044]首先，在襯底10上形成柵極結構20,其結構如圖7所示，且在柵極結構20的兩側側壁上形成第一側壁層30,進而形成如圖8所示的基體結構。其中，上述第一側壁層30可以為氮化物層，進一步地，第一側壁層30可以為SiN，本領域的技術人員可以根據實際工藝需求選自合適的工藝及其參數；襯底10可以為單晶硅或絕緣體上硅等。上述第一側壁層30 用于可以遮擋部分雜質離子進入襯底10,從而確定源漏區40在襯底10中的位置。
[0045]形成該柵極結構20的方法有很多種，在一種優選的實施方式中，形成柵極結構20 的步驟包括:在襯底10上依次形成柵氧化物層和多晶硅柵極21 ;在多晶硅柵極21和柵氧化物層的兩側側壁上形成偏移間隙壁22。需要注意的是，圖7中并沒有標出柵氧化物層，下圖8至17同樣沒有標出柵氧化物層。
[0046]上述柵氧化物層可以為S1jl等，形成柵氧化物層的工藝可以為化學氣相沉積或熱氧化工藝等。優選地，偏移間隙壁22為氧化物層，進一步地，偏移間隙壁22為S1jl， 形成偏移間隙壁22的工藝可以為化學氣相沉積等。上述工藝為本領域現有技術，在此不再贅述。
[0047]隨后，在完成在襯底10上形成柵極結構20的步驟之后，對位于柵極結構20兩側的襯底10進行低能離子注入以及第一次退火處理，以形成源漏區40,進而形成如圖9所示的基體結構。在該步驟中，由于采用了低能離子注入，從而減少了由于注入離子穿透柵極結構20進入導電溝道產生的散點。
[0048]在本申請的一種可選實施方案中，采用低能離子注入以及退火工藝制備源漏區 40,其工藝條件為:注入離子的能量范圍為0.1?5KeV，注入離子的劑量范圍為5E15? 2E17atoms/cm2;退火溫度為500?1400°C，退火時間為1?600s，上述離子注入的離子可以為P型離子或N型離子。
[0049]完成對位于柵極結構20兩側的襯底10進行低能離子注入以及第一次退火處理， 形成源漏區40的步驟之后，去除第一側壁層30,進而形成如圖10所示的基體結構，且對位于柵極結構20兩側的襯底10進一步進行淺摻雜離子注入以及第二次退火處理，以形成LDD 區50,進而形成如圖11所示的基體結構。其中，LDD區50能夠大大減小器件的源漏端電場，從而減少了器件中的漏電流。
[0050]上述低能離子注入以及退火工藝的工藝條件可以根據實際工藝需求進行設定，在一種優選的實施方式中，其工藝條件為:注入離子的能量范圍為〇.1?30KeV，注入離子的劑量范圍為1E13?lE16atoms/cm2;退火溫度為500?1400°C，退火時間為1?600s，上述離子注入的離子可以為P型離子或N型離子。
[0051]上述優選實施方式中，LDD區50可以為N型輕摻雜區，同時源漏區40為N型重摻雜區，襯底10為P型硅，組成的M0S晶體管為NM0S晶體管。當然，LDD區50的摻雜類型并不僅限于上述優選實施方式。例如，LDD區50還可以為P型輕摻雜區，同時，源漏區40為P 型重摻雜區，襯底10為N型硅，組成的M0S晶體管為PM0S晶體管。
[0052]在對位于柵極結構20兩側的襯底10進一步進行淺摻雜離子注入處理，形成LDD 區50的步驟之后，還可以形成與源漏區40相接觸的硅化物層70,以及與硅化物層70相接觸的導電插塞90。通過上述優選實施方式，進一步制備結構完善的M0S晶體管。
[0053]上述優選實施方式中，形成硅化物層70和導電插塞90的步驟可以包括:形成覆蓋柵極結構20兩側側壁的第二側壁層60,其結構如圖12所示；形成與多晶硅柵極21、源漏區 40相接觸的硅化物層70,其結構如圖13所示；形成覆蓋襯底10、柵極結構20和第二側壁層60的層間介質層80 ;形成貫穿層間介質層80且與源漏區40相接觸的接觸孔，并在接觸孔中形成導電插塞90,進而形成如圖14所示的基體結構。其中，上述層間介質層80可以為SiN、S1N、Si02中的任一種或多種。上述第二側壁層60可以用于遮擋部分注入離子進入襯底10,從而確定源漏區40在襯底10中的位置。上述第二側壁層60可以為SiN層等， 本領域的技術人員可以根據實際工藝需求選自形成層間介質層80和第二側壁層60的工藝及其參數。
[0054]需要注意的是，形成上述硅化物層70和導電插塞90的方法并不僅限于上述優選實施方式。例如，還可以采用以下方法:形成覆蓋襯底10與柵極結構20的層間介質層80， 其結構如圖15所示；形成貫穿層間介質層80并與源漏區40相接觸的接觸孔，其結構如圖 16所示；在接觸孔中依次形成硅化物層70和導電插塞90,進而形成如圖17所示的基體結構。
[0055]本申請還提供了一種M0S晶體管。如圖14和圖17所示，該M0S晶體管由本申請上述的制作方法制作而成。本申請提供的M0S晶體管由于具有有效的超淺結，從而能夠獲得較小的源漏寄生電容。
[0056]具體地，圖14所示的M0S晶體管包括襯底10,形成于襯底10上的柵極結構20,依次形成于柵極結構兩側襯底10中的源漏區40和LDD區50,覆蓋于柵極結構20兩側側壁的第二側壁層60,與多晶硅柵極21和源漏區40相接觸的硅化物層70,覆蓋襯底10、柵極結構 20和第二側壁層60的層間介質層80、貫穿層間介質層80且與源漏區40相接觸的接觸孔和形成于接觸孔中的導電插塞90。
[0057]具體地，圖17所示的M0S晶體管包括襯底10,形成于襯底10上的柵極結構20,依次形成于柵極結構兩側襯底10中的源漏區40和LDD區50,覆蓋襯底10和柵極結構20的層間介質層80、貫穿層間介質層80并與源漏區40相接觸的接觸孔、和依次形成于接觸孔中的硅化物層70和導電插塞90。
[0058]從以上的描述中，可以看出，本申請上述的實施例實現了如下技術效果:
[0059](1)本申請通過對位于柵極結構兩側的襯底進行低能離子注入以及第一次退火處理以形成源漏區，再對位于柵極結構兩側的襯底進一步進行淺摻雜離子注入處理形成LDD 區，使得源漏注入的熱預算不會作用于LDD區，從而在所形成M0S晶體管中形成有效超淺結。
[0060](2)由于形成源漏區的工藝為低能離子注入，從而減少了由于注入離子穿透柵極結構進入導電溝道產生的散點。
[0061]以上僅為本申請的優選實施例而已，并不用于限制本申請，對于本領域的技術人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內，所作的任何修改、 等同替換、改進等，均應包含在本申請的保護范圍之內。
【主權項】
1.一種MOS晶體管的制作方法，其特征在于，所述制作方法包括以下步驟:在襯底上形成柵極結構，且在所述柵極結構的兩側側壁上形成第一側壁層；對位于所述柵極結構兩側的所述襯底進行低能離子注入以及第一次退火處理，以形成 源漏區；以及去除所述第一側壁層，且對位于所述柵極結構兩側的所述襯底進一步進行淺摻雜離子 注入以及第二次退火處理，以形成LDD區。2.根據權利要求1所述的制作方法，其特征在于，形成所述柵極結構的步驟包括:在所述襯底上依次形成柵氧化物層和多晶硅柵極；在所述多晶硅柵極和所述柵氧化物層的兩側側壁上形成偏移間隙壁。3.根據權利要求1或2所述的制作方法，其特征在于，所述低能離子注入的步驟中，注 入離子的能量范圍為〇.1?5KeV，注入離子的劑量范圍為5E15?2E17atoms/cm2。4.根據權利要求1或2所述的制作方法，其特征在于，所述第一次退火處理的步驟中， 退火溫度為500?1400°C，退火時間為1?600s。5.根據權利要求1或2所述的制作方法，其特征在于，在所述淺摻雜離子注入的步驟 中，注入離子的能量范圍為〇.1?30KeV，注入離子的劑量范圍為1E13?lE16atoms/cm2。6.根據權利要求1或2所述的制作方法，其特征在于，所述第二次退火處理的步驟中， 退火溫度為500?1400°C，退火時間為1?600s。7.根據權利要求2所述的制作方法，其特征在于，所述偏移間隙壁為氧化物層，且所述 第一側壁層為氮化物層。8.根據權利要求1或2所述的制作方法，其特征在于，所述制作方法還包括形成與所述 源漏區相接觸的硅化物層，以及與所述硅化物層相接觸的導電插塞的步驟。9.根據權利要求8所述的制作方法，其特征在于，形成所述硅化物層和所述導電插塞 的步驟包括:形成覆蓋所述柵極結構兩側側壁的第二側壁層；形成與所述多晶硅柵極、所述源漏區相接觸的所述硅化物層；形成覆蓋所述襯底、所述柵極結構和所述第二側壁層的層間介質層；以及 形成貫穿所述層間介質層且與所述源漏區相接觸的接觸孔，并在所述接觸孔中形成所 述導電插塞。10.根據權利要求8所述的制作方法，其特征在于，形成所述硅化物層和所述導電插塞 的步驟包括:形成覆蓋所述襯底與所述柵極結構的層間介質層；形成貫穿所述層間介質層并與所述源漏區相接觸的接觸孔；以及 在所述接觸孔中依次形成所述硅化物層和所述導電插塞。11.根據權利要求1或2所述的制作方法，其特征在于，所述M0S晶體管為NM0S晶體管，其中，所述襯底為P型硅，所述源漏區為N型重摻雜區， 所述LDD區為N型輕摻雜區；或者所述M0S晶體管為PM0S晶體管，其中，所述襯底為N型硅，所述源漏區為P型重摻雜區， 所述LDD區為P型輕摻雜區。12.—種M0S晶體管，其特征在于，所述M0S晶體管由權利要求1至11中任一項所述的制作方法制作而成。
【文檔編號】H01L29/78GK105990142SQ201510056720
【公開日】2016年10月5日
【申請日】2015年2月3日
【發明人】王文博
【申請人】中芯國際集成電路制造(上海)有限公司