一種體內柵型mos的制作方法
【專利摘要】本發明屬于功率半導體技術領域，特別涉及一種體內柵型MOS。傳統功率MOS器件的柵極和溝道位于器件表面或接近表面，源極區域也通常位于器件表面，而該發明定義一種新型溝道導通方式，將柵極和源極區域、漏極區域完全置于器件體內，并通過槽柵金屬外接電極，極大地降低了器件的柵漏電容Cgd、柵源電容Cgs，由于正向導通時，導通電流直接通過槽柵金屬，該結構的導通電阻和傳統MOS相比更低。反向耐壓時，器件的耐壓機理和PIN二極管類似，低摻雜外延層可以承受較高的耐壓。
【專利說明】
_種體內柵型MOS
技術領域
[0001 ]本發明屬于功率半導體技術領域，特別涉及一種體內柵型M0S。
【背景技術】
[0002]傳統的功率VDMOS器件通常可以分為平面柵型VDMOS和槽柵型VDMOS器件。而這兩種類型的MOS器件的源極區域和漏極區域都位于器件結構的正面或者背面，在器件開關狀態時，柵漏電容Cgd、柵源電容Cgs會由于外加電壓的變化而變化，從而漏極電壓的振蕩會引起感應額柵電位變化，影響器件在高頻工作條件下的開關性能。
[0003]目前國際上，很多新結構都讓平面柵型MOS和槽柵型MOS的電容有所改善，例如TI公司在2010年推出的NexFET結合了橫向器件LDMOS和縱向器件DMOS的優點:LDMOS特有的低Qgd特性，可以實現極低的FOM值，而垂直電流可提供高電流密度。NexFET結構的源極金屬可以發揮場板(field-plate)效應，降低溝道區域的峰值電場。利用LDD區、場板及下方深P區域的電荷平衡，可以提高LDD區域摻雜濃度。這有助于將器件漏源通態電阻Rdson降至最低。但NexFET結構元胞尺寸較大，芯片面積相比較大，而且制造工藝復雜，成本高昂。
【發明內容】
[0004]本發明提出一種新型體內柵型M0S，該發明將源漏之間的導電溝道移至器件體內，源漏區域也均位于器件體內，并通過槽柵金屬電極接外加電位，極大減小了正向導通電阻。器件反向偏置時的低摻雜P型外延承受耐壓，由于電場接近于理想PIN結的電場，該結構的反向耐壓提高。
[0005]本發明的技術方案如下:
[0006]—種體內柵型M0S，包括從下至上依次層疊設置的漏極電極11、N型重摻雜單晶硅襯底12、低摻雜P型外延層5、高摻雜P+源區2和源極金屬電極I;所述摻雜P型外延層5中具有條形源區6和條形漏區9，所述條形源區6和條形漏區9位于同一水平面，且條形源區6和條形漏區9之間通過多晶硅柵7連接，所述多晶硅柵7通過柵氧化層8與低摻雜P型外延層5隔離；所述條形源區6通過貫穿高摻雜P+源區2的第一深槽金屬3與源極金屬電極I連接，所述第一深槽金屬3通過第一氧化層4與低摻雜P型外延層5和高摻雜P+源區2隔離;所述條形漏區9通過貫穿N型重摻雜單晶硅襯底12的第二深槽金屬10與漏極電極11連接，所述第二深槽金屬10通過第二氧化層13與低摻雜P型外延層5和N型重摻雜單晶硅襯底12隔離;所述多晶硅柵7通過第三深槽金屬14連接外加柵電位，所述第三深槽金屬14通過第三氧化層15與低摻雜P型外延層5和高摻雜P+源區2隔離。
[0007]進一步的，所述多晶硅柵7的結深小于條形源區6和條形漏區9的結深。
[0008]進一步的，所述低摻雜P型外延層5與N型重摻雜單晶硅襯底12之間具有高摻雜P區。
[0009]進一步的，所述低摻雜P型外延層5的摻雜濃度低于N+襯底12的摻雜濃度至少兩個數量級。
[0010]進一步的，所述第一深槽金屬3和第二深槽金屬10呈條形分布結構或分散結構。[0011 ]進一步的，所述第三深槽金屬14僅位于結構的邊緣處。
[0012]本發明的有益效果為，本發明通過將源漏區域置于器件體內，不僅降低了器件漏源通態電阻Rdson，還極大地降低了柵漏電容Cgd、柵源電容Cgs。利用類PIN結構反向耐壓，電場完全橫向，提高了器件的擊穿電壓，解決了傳統功率MOS小的導通電阻和高耐壓的矛盾。
【附圖說明】
[0013]圖1是本發明所提供的一種新型體內柵型MOS的結構示意圖；
[0014]圖2是本發明所提供的一種新型體內柵型MOS的三維結構示意圖；
[0015]圖3是本發明所提供的一種新型體內柵型MOS沿著圖2所示剖面的結構示意圖；
[0016]圖4是本發明所提供的一種新型體內柵型MOS正向導通時的電流線路徑圖；
[0017]圖5是本發明所提供的一種新型體內柵型MOS的擴展結構示意圖，以及濃度示意圖；
[0018]圖6是本發明高能離子注入工藝流程中形成條形源漏區域后的結構示意圖；
[0019]圖7是本發明刻蝕工藝流程中形成用于柵極生長的深槽區域后的結構示意圖；
[0020]圖8是本發明生長完柵氧化層和柵電極后的結構示意圖；
[0021 ]圖9是本發明深槽內外延工藝流程后的結構示意圖；
[0022]圖10是本發明刻蝕工藝流程中形成用于外接源漏極深槽的結構示意圖；
[0023]圖11是本發明填充源漏極金屬電極后的結構示意圖；
[0024]圖12是本發明表面注入P+離子后的結構示意圖；
[0025]圖13是本發明背部減薄以及表面金屬化之后的結構示意圖；
【具體實施方式】
[0026]下面結合附圖詳細描述本發明的技術方案
[0027]如圖1所示，本發明的一種體內柵型M0S，包括從下至上依次層疊設置的漏極電極
11、N型重摻雜單晶硅襯底12、低摻雜P型外延層5、高摻雜P+源區2和源極金屬電極I;所述摻雜P型外延層5中具有條形源區6和條形漏區9，所述條形源區6和條形漏區9位于同一水平面，且條形源區6和條形漏區9之間通過多晶硅柵7連接，所述多晶硅柵7通過柵氧化層8與低摻雜P型外延層5隔離;所述條形源區6通過貫穿高摻雜P+源區2的第一深槽金屬3與源極金屬電極I連接，所述第一深槽金屬3通過第一氧化層4與低摻雜P型外延層5和高摻雜P+源區2隔離;所述條形漏區9通過貫穿N型重摻雜單晶硅襯底12的第二深槽金屬10與漏極電極11連接，所述第二深槽金屬10通過第二氧化層13與低摻雜P型外延層5和N型重摻雜單晶硅襯底12隔離;所述多晶硅柵7通過第三深槽金屬14連接外加柵電位，所述第三深槽金屬14通過第三氧化層15與低摻雜P型外延層5和高摻雜P+源區2隔離。
[0028]本發明的工作原理為:
[0029](I)器件的正向導通:
[0030]本發明所提供的一種新型體內柵型M0S，其正向導通時的電極連接方式為:源極電極I接低電位，漏極電極11接高電位，柵極14外加柵電壓。
[0031]體內源極區域6通過深槽金屬3接源極電位，體內漏極區域9通過深槽金屬10接漏極電位。當源極區域6相對于漏極區域9加零電壓，柵極6也未加電壓時，體內漏極區域9和體內源極區域6之間沒有導電通道，器件未開啟。
[0032]當漏極11相對于源極I加正電壓，柵極6外加正電壓時，低摻雜P型外延層5與柵氧化層7相接觸的表面區域形成耗盡層。當提高加在柵極7上的正電壓時，低摻雜P型外延層5與柵氧化層7相接觸的表面區域形成反型層16，為載流子電子提供一條流動通道，如圖4所示，有電流在漏極深槽金屬10、體內漏極區域9、反型層溝道16、體內源極區域6、源極深槽金屬3通道流過，器件開啟。由于導通電流流過的為金屬和低阻的源漏區，主要的導通電阻為溝道電阻，與傳統的MOS相比導通電阻大大減低。
[0033](2)器件的反向阻斷:
[0034]本發明所提供的一種新型體內柵型M0S，其正向導通時的電極連接方式為:漏極電極11接高電位，源極電極I與柵極電極14短接，且接零電位。
[0035]當柵極7外加零偏壓時，電子的導電通路已經不存在。繼續增加反向電壓時，低摻雜P型外延層5將承受大部分耐壓，類似于普通的PIN結，電場曲線的斜率在類本征層中較低，耗盡層將向靠近漏極電極11 一側擴展以承受反向電壓。另一種延伸結構是在低摻雜外延層的底部有一部分高摻雜外延17，具體結構和濃度示意圖如圖5所示，該結構類似與穿通型IGBT的底部，與不加高摻雜外延17相比，耐壓有所提高。
[0036]本發明結構可以用以下方法制備得到，工藝步驟為:
[0037 ] 1、單晶硅準備。采用N型重摻雜單晶硅襯底12，晶向為〈100>。
[0038]2、外延生長。采用氣相外延VPE等方法生長一定厚度和低摻雜濃度的P型外延層5。擴展結構中利用多次不同濃度外延技術，制作出P+層17。
[0039]3、源漏區域注入。如圖6所示，在整個硅片表面淀積一層Ium厚的光刻膠，用掩模版光刻出源漏區域的圖形然后高能離子注入，形成條形源漏區域。
[0040]4、深槽刻蝕。如圖7所示，刻蝕出一個深槽結構，用于柵結構生長，其深度應高于源漏區域的底部。連接柵結構的深槽也在這步刻蝕出。
[0041]5、制備柵結構。如圖8所示，熱生長柵氧化層8，淀積多晶硅柵電極后再熱生長一層柵氧化層。
[0042]6、外延填充深槽。如圖9所示，在制備好柵結構后外延填充深槽，其摻雜濃度與第2步外延生長類似。
[0043]7、再次深槽刻蝕。如圖10所示，分別在硅片的上部和底部刻蝕出深槽，用來對源漏區域加上電位。
[0044]8、深槽填充。如圖11所示，在生長完側壁的氧化層后，在溝槽內填充金屬。連接柵結構的深槽填充也在這步進行。
[0045]9、表面P+層注入。如圖12所示。
[0046]10、正面金屬化源極。在整個器件表面濺射一層金屬鋁，形成金屬區I。
[0047]11、背面減薄、金屬化，形成漏極電極11，如圖13所示。
【主權項】
1.一種體內柵型MOS，包括從下至上依次層疊設置的漏極電極(11)、N型重摻雜單晶硅襯底(12)、低摻雜P型外延層(5)、高摻雜P+源區(2)和源極金屬電極(I);所述摻雜P型外延層(5)中具有條形源區(6)和條形漏區(9)，所述條形源區(6)和條形漏區(9)位于同一水平面，且條形源區(6)和條形漏區(9)之間通過多晶硅柵(7)連接，所述多晶硅柵(7)通過柵氧化層(8)與低摻雜P型外延層(5)隔離;所述條形源區(6)通過貫穿高摻雜P+源區(2)的第一深槽金屬(3)與源極金屬電極(I)連接，所述第一深槽金屬(3)通過第一氧化層(4)與低摻雜P型外延層(5)和高摻雜P+源區(2)隔離;所述條形漏區(9)通過貫穿N型重摻雜單晶硅襯底(12)的第二深槽金屬(10)與漏極電極(11)連接，所述第二深槽金屬(10)通過第二氧化層(13)與低摻雜P型外延層(5)和N型重摻雜單晶硅襯底(12)隔離;所述多晶硅柵(7)通過第三深槽金屬(14)連接外加柵電位，所述第三深槽金屬(14)通過第三氧化層(15)與低摻雜P型外延層(5)和高摻雜P+源區(2)隔離。2.根據權利要求1所述的一種體內柵型M0S，其特征在于，所述多晶硅柵(7)的結深小于條形源區(6)和條形漏區(9)的結深。3.根據權利要求2所述的一種體內柵型M0S，其特征在于，所述低摻雜P型外延層(5)與N型重慘雜單晶娃襯底(12)之間具有尚慘雜P區。4.根據權利要求3所述的一種體內柵型M0S，其特征在于，所述低摻雜P型外延層(5)的摻雜濃度低于N+襯底(12)的摻雜濃度至少兩個數量級。5.根據權利要求4所述的一種體內柵型M0S，其特征在于，所述第一深槽金屬(3)和第二深槽金屬(10)呈條形分布結構或分散結構。6.根據權利要求5所述的一種體內柵型MOS，其特征在于，所述第三深槽金屬(14)僅位于結構的邊緣處。
【文檔編號】H01L29/06GK105977301SQ201610529763
【公開日】2016年9月28日
【申請日】2016年7月6日
【發明人】李澤宏, 陳哲, 曹曉峰, 李爽, 陳文梅, 任敏
【申請人】電子科技大學