分柵式快閃存儲器的版圖、掩膜版及制造方法

分柵式快閃存儲器的版圖、掩膜版及制造方法
【專利摘要】本發明提供一種分柵式快閃存儲器的版圖、掩膜版及制造方法，本發明的技術方案將現有技術中的兩層浮柵版圖層合并為一層，將對應于字線帶區域的浮柵版圖的尺寸增大，獲得了相應的版圖設計、浮柵掩膜版和字線接觸孔掩膜版，從而使得在本發明的分柵式快閃存儲器制造方法中，能夠通過一步光刻工藝下定義出浮柵區域，并降低了相應區域的浮柵介質層的刻蝕開口深寬比，并避免由于刻蝕開口深寬比過高而導致的聚合物殘留過多的問題，同時大大簡化了工藝步驟，降低了制造成本。
【專利說明】
分柵式快閃存儲器的版圖、掩膜版及制造方法
技術領域
[0001] 本發明設及半導體制造領域，尤其設及一種分柵式快閃存儲器的版圖、掩膜版及 制造方法。
【背景技術】
[0002] 一般而言，閃存(flash memory)包括兩種基本結構:柵極疊層(Stackgate)和分柵 (splitgate)式結構。請參考圖1A，現有的一種分柵式快閃存儲器的存儲單元結構包括:半 導體襯底10、漏區（即位線bit line,BL) 111、源區112、源線多晶娃層（即源線source line, 化）12、浮柵氧化層13、浮柵多晶娃層（floating gate，FG)14、第一側墻（FG spacerl， FGSPl) 151、第二側墻 152(FG spaced,FGSPl)、隧穿氧化層 16(Tunnel Oxide)、字線多晶娃 層（即字線word line,WL) 17W及字線側墻IS(WLSP)。在該分柵式閃存單元編程(program) 時，字線作為控制柵(con化Ol gate,CG)，在源線多晶娃層12上施加高電壓、字線多晶娃層 17施加可W打開溝道的電壓W及通過漏區11上灌入恒電流，且源線多晶娃層12處于高電 位，在所述高電位的作用下，一方面，溝道中會產生熱電子，另一方面所述高電位會被禪合 到浮柵多晶娃層14,所述浮柵多晶娃層14產生一個禪合電壓，在所述禪合電壓的作用下，電 子由所述浮柵多晶娃層14靠近源區被注入到浮柵多晶娃層14,從而實現編程。上述分柵式 快閃存儲器的浮柵區域的定義通常是基于圖IB所示的版圖設計(Layout)來實現，在該版圖 設計中，浮柵版圖包括兩層:一層是用于光刻定義出第一側墻151及其下方的浮柵多晶娃層 14的區域的浮柵版圖層(FG patternHlO,另一層是用于在源線多晶娃層12形成后光刻定 義出字線帶區域(Word line strap)的浮柵版圖層(FLG2 pattern) 120。因此需要兩步光刻 工藝才能定義出浮柵區域，工藝復雜。而且由于浮柵版圖層(FLG化attern)12定義的浮柵氮 化娃層開口線寬(CD),即Hl為0.1加 m，使得依據浮柵版圖層12的圖案而刻蝕浮柵氮化娃層 而形成的開口深寬比（aspect ratio)較高，容易產生大量的刻蝕殘留聚合物191，進而影響 字線帶區域填充的隔離氧化層（未圖示）的隔離性能，同時使得源線多晶娃層12的接觸區 (SL CT area, 121與字線多晶娃層17的接觸區（CG CT area)171之間的闊值電壓降低，進而 造成存儲單元失效。
[0003] 因此，需要一種新的分柵式快閃存儲器的版圖、掩膜版及制造方法，能夠在一步光 刻工藝下定義出浮柵區域，簡化工藝，提高器件性能。

【發明內容】

[0004] 本發明的目的在于提供一種分柵式快閃存儲器的版圖、掩膜版及制造方法，能夠 在一步光刻工藝下定義出浮柵區域，簡化工藝，提高器件性能。
[0005] 為解決上述問題，本發明提出一種分柵式快閃存儲器的版圖，包括一層浮柵版圖 層W及位于所述浮柵版圖層上方的一層字線接觸孔版圖層;所述浮柵版圖層中的每個浮柵 圖區包括兩端的直條狀區域W及續接在直條狀區域之間的S形曲線區域，所述S形曲線區域 包括兩個凹向相反且連為一體的彎曲部，每個彎曲部的凹口中間位置伸出一凸腳，所述凸 腳的末端與另一彎曲部的背部外邊緣相齊平;所述字線接觸孔版圖層中的每個字線接觸孔 版圖區的投影位于所述彎曲部的凹口中，且橫放在所述凸腳上并與所述彎曲部的其余部分 均保持一定間隙。
[0006] 進一步的，所述彎曲部的線寬為0.26皿±0.03皿。
[0007] 進一步的，所述彎曲部的凹口寬度小于0.82皿。
[0008] 進一步的，每個S形曲線區域的兩個凹向相反的彎曲部的背部外邊緣之間距離小 于0.55皿。
[0009] 進一步的，所述凸腳的線寬為0.26皿±0.03皿。
[0010] 進一步的，所述凸腳的偵贓緣到所述彎曲部的凹日偵腳緣的距離為0.24皿± 0.03 Jifflo
[00川進一步的，所述字線接觸孔版圖區的線寬為0.16曲1±0.02皿。
[0012] 進一步的，所述字線接觸孔版圖區的投影的圖案為矩形，所述矩形的長邊橫放在 所述凸腳上，所述矩形每側比所述凸腳長出0. Hwn± 0.02WI1，所述矩形邊緣到所述彎曲部 的凹口側邊緣的距離大于0.1 wn，到所述彎曲部背部內邊緣的距離為0.07WI1 ±0.0 lwii。
[0013] 本發明還提供一種用于分柵式快閃存儲器的浮柵掩膜版，通過利用上述任一項所 述的分柵式快閃存儲器的版圖而制成，具有所述的分柵式快閃存儲器的版圖中的浮柵版圖 層圖案，能夠在一步光刻工藝下定義出分柵式快閃存儲器的浮柵區域。
[0014] 本發明還提供一種用于分柵式快閃存儲器的字線接觸孔掩膜版，通過利用上述的 分柵式快閃存儲器的版圖而制成，具有所述的分柵式快閃存儲器的版圖中的字線接觸孔版 圖層圖案。
[0015] 本發明還提供一種分柵式快閃存儲器的制造方法，包括：
[0016] 提供具有存儲區和外圍區的半導體襯底，在所述半導體襯底上依次形成浮柵氧化 層、浮柵多晶娃層W及浮柵介質層；
[0017] 采用上述的浮柵掩膜版，對所述浮柵介質層進行光刻W及刻蝕，W在所述存儲區 相應位置的浮柵介質層中形成側墻開口，同時在所述外圍區相應位置的浮柵介質層中形成 字線隔離溝槽；
[0018] 在所述側墻開口中形成第一側墻，所述第一側墻的材料同時填滿所述字線隔離溝 槽；
[0019] 刻蝕所述側墻開口中的浮柵多晶娃層及其下方的浮柵氧化層至所述半導體襯底 表面；
[0020] 在所述側墻開口的浮柵多晶娃層及浮柵氧化層側壁上形成第二側墻；
[0021 ]在所述側墻開口中形成源線多晶娃層；
[0022] 去除所述存儲區和外圍區的浮柵介質層，并對所述存儲區和外圍區暴露出的浮柵 多晶娃層及浮柵氧化層進行刻蝕，刻蝕停止在所述半導體襯底表面；
[0023] 在所述存儲區和外圍區暴露出的半導體襯底表面上依次形成隧穿氧化層W及字 線；
[0024] 采用上述的字線接觸孔掩膜版，進行相應的光刻、刻蝕W及金屬填充工藝，W形成 與所述字線導電接觸的字線接觸孔結構。
[0025] 與現有技術相比，本發明的技術方案具有W下有益效果：
[0026] 1、本發明的分柵式快閃存儲器的版圖，將現有技術中的兩層浮柵版圖層合并為一 層，將對應于字線帶區域的浮柵版圖的CD增大，進而降低了該區域的氮化娃等浮柵介質層 的刻蝕開口深寬比，能夠在一步光刻工藝下定義出浮柵區域，簡化工藝，并避免由于刻蝕開 口深寬比過高而導致的聚合物殘留過多的問題。
[0027] 2、本發明的浮柵掩膜版和字線接觸孔掩膜版均基于本發明的分柵式快閃存儲器 的版圖而制成，能夠實現一步光刻工藝定義出浮柵區域的目的，簡化工藝。
[0028] 3、本發明的分柵式快閃存儲器制造方法，利用基于分柵式快閃存儲器的版圖而制 成的浮柵掩膜版和字線接觸孔掩膜版，來制作分柵式快閃存儲器，能夠基于一步浮柵光刻 工藝后的圖案，對浮柵多晶娃層上的氮化娃等浮柵介質層進行刻蝕，刻蝕開口的深寬比較 低，刻蝕殘留的聚合物較少，能夠保證刻蝕和填充效果，降低了器件失效率，且同時省略了 現有技術中在源線多晶娃形成后的字線帶區域的浮柵介質層的二次光刻、刻蝕W及隔離氧 化層的沉積和CMP等工藝，從而大大簡化工藝，降低了制造成本。
【附圖說明】
[0029] 圖IA是現有的一種分柵式快閃存儲器的剖面結構示意圖；
[0030] 圖IB是現有的分柵式快閃存儲器的版圖結構示意圖；
[0031 ]圖IC是現有的分柵式快閃存儲器的接觸孔工藝后的SEM圖；
[0032] 圖2是現有的基于圖IB的版圖設計的分柵式快閃存儲器制造方法流程圖；
[0033] 圖3A至圖3F是圖2所示的分柵式快閃存儲器制造方法中的器件結構剖面圖；
[0034] 圖4是本發明的分柵式快閃存儲器的版圖結構示意圖；
[0035] 圖5是本發明基于圖4的版圖設計的分柵式快閃存儲器制造方法流程圖；
[0036] 圖6A至圖6E是圖5所示的分柵式快閃存儲器制造方法中的器件結構剖面圖。
【具體實施方式】
[0037] 請參考圖2W及圖3A至圖3F，基于圖IB所示的版圖設計，現有的分柵式快閃存儲器 制造方法，包括W下步驟：
[0038] S201，提供具有存儲區1(其結構對應圖IB中沿XX'線的剖面)和外圍區IK其結構 對應圖IB中沿YY'線的剖面)的半導體襯底10,請參考圖3A，在所述半導體襯底10上依次形 成浮柵氧化層13、浮柵多晶娃層14W及浮柵氮化娃層19(即FG SiN D巧工藝）；
[0039] S202,采用基于圖IB所示的版圖中的第一層浮柵版圖層(FG pattern)形成的掩膜 版，對所述浮柵氮化娃層19進行第一次光刻W及刻蝕（即FG photo&FG SiN etch工藝），請 參考圖3B，W在所述存儲區I的浮柵氮化娃層19中形成側墻開口 15;
[0040] S203,通過第一側墻材料的沉積W及自對準刻蝕工藝（即FG Spacerl LPTEOS (kp&FG Spacerletch工藝），在所述側墻開口 15中形成第一側墻151，如圖3B所示；
[0041] S204,刻蝕所述側墻開口中的浮柵多晶娃層14及其下方的浮柵氧化層13至所述半 導體襯底10表面(即FGPLl etch工藝），如圖3C所示；
[0042] S205,通過第二側墻材料的沉積W及自對準刻蝕工藝（目陽G Spacer2 d邱/etch工 藝），在所述側墻開口的浮柵多晶娃層14及浮柵氧化層13側壁上形成第二側墻152,如圖3C 所示；
[0043] S206,通過源線多晶娃沉積W及化學機械拋光工藝（即Source poly dep&Source poly CMP工藝)在所述側墻開口中形成源線多晶娃層12,如圖3C所示；
[0044] S207,采用基于圖IB所示的版圖中的第二層浮柵版圖層(FLG化attern)形成的掩 膜版，對所述浮柵氮化娃層19進行第二次光刻W及刻蝕（即FLG2 photo&FLG2 SiN etch工 藝），W在所述外圍區II的浮柵氮化娃層19中形成字線隔離溝槽(WL Strap pitch)170,如 圖3D所示；
[0045] S208,在所述字線隔離溝槽中填充隔離氧化層172,并平坦化至所述浮柵氮化娃層 19表面（即FLG20xide 皿P d巧&FLG20xide CMP)，如圖3E所示；
[0046] S209,采用濕法工藝去除所述存儲區I和外圍區II的浮柵氮化娃層（即FG SiN remove工藝），并對所述存儲區I和外圍區II暴露出的浮柵多晶娃層14及浮柵氧化層13進行 刻蝕(FG2etch)，刻蝕停止在所述半導體襯底10表面，如圖3F所示；
[0047] S210,通過氧化層沉積、多晶娃沉積W及相應的光刻、刻蝕工藝，在所述存儲區I和 外圍區II暴露出的半導體襯底10表面上依次形成隧穿氧化層16W及字線17;
[0048] S211，采用基于圖IB所示的版圖中的字線接觸孔版圖層形成的掩膜版，進行相應 的光刻、刻蝕W及金屬填充工藝，W形成與所述字線導電接觸的字線接觸孔結構。
[0049] 由此可見，現有的分柵式快閃存儲器制造方法，需要通過步驟S202和步驟S207的 兩個不同的掩膜版進行兩次光刻，才能定義出存儲區和外圍區的浮柵區域，工藝復雜，而且 在步驟S207中刻蝕的浮柵氮化娃層19的開口深寬比較大，容易產生大量的刻蝕聚合物殘 留，進而影響步驟S208中隔離氧化層172的填充效果，造成后續獲得的器件失效。
[0050] 本發明針對上述現有技術中出現的問題，在設計分柵式快閃存儲器的浮柵區域的 版圖時，將圖IB所示的現有技術中的兩層浮柵版圖層110、120合并成一層版圖層，并且增大 了浮柵版圖層120的線寬(CD),進而獲得了圖4所示的版圖，利用該版圖進行分柵式快閃存 儲器制造時，可W將分柵式快閃存儲器的浮柵區域由一步光刻(FG)定義出來，從而簡化了 工藝，同時能夠降低浮柵氮化層用于形成字線隔離槽的開口的深寬比，避免出現大量的刻 蝕殘留聚合，從而保證了開口填充效果，提高了器件性能。
[0051] 下面結合附圖對本發明的分柵式快閃存儲器的版圖、掩膜版W及制造方法作進一 步的說明，然而，本發明可W用不同的形式實現，不應只是局限在所述的實施例。
[0052] 請參考圖4,本發明提出一種分柵式快閃存儲器的版圖，包括一層浮柵版圖層21W 及位于所述浮柵版圖層21上方的一層字線接觸孔版圖層22;所述浮柵版圖層21中的每個浮 柵圖區包括兩端的直條狀區域211W及續接在直條狀區域211之間的S形曲線區域212,所述 S形曲線區域212包括兩個凹向相反且連為一體的彎曲部2121，每個彎曲部2121的凹口中間 位置伸出一凸腳2122,所述凸腳2122的末端與另一彎曲部2121的背部外邊緣相齊平;所述 字線接觸孔版圖層22中的每個字線接觸孔版圖區的投影位于所述彎曲部2121的凹口中，且 橫放在所述凸腳2122上并與所述彎曲部2121的其余部分均保持一定間隙，具體地，每段彎 曲部2121的線寬a為0.26皿±0.03皿，其凹口寬度j小于0.82皿，每個S形曲線區域212的兩 個凹向相反的彎曲部2121的背部外邊緣之間距離h小于0.55皿，每個凸腳2122的線寬b為 0.26wii±0.03皿，凸腳2122的側邊緣到其所在的彎曲部2121的凹口側邊緣的距離C為0.2化 m±0.03WI1，每個字線接觸孔版圖區的投影的線寬d為0.16wii±0.02WI1，且該投影的圖案為 矩形，所述矩形的長邊橫放在所述凸腳2122上，所述矩形每側比所述凸腳2122長出e = 0.14 皿±0.02皿，所述矩形邊緣到其所在的所述彎曲部2121的凹口側邊緣的距離g大于O. I皿， 到其所在的彎曲部2121的背部內邊緣的距離f為0.07皿±0.01皿。
[0053] 由此可見，本發明的分柵式快閃存儲器的版圖，將圖IB所示的現有的分柵式快閃 存儲器的版圖中的兩層浮柵版圖層合并為一層，并將彎曲部的線寬由現有技術的0.15皿增 大到0.26皿±0.03皿，從而可W使得分柵式快閃存儲器制作過程中的浮柵區域由一步光刻 (FG)定義出來，且使得相應區域的浮柵氮化娃層的刻蝕開口的深寬比大大降低，避免刻蝕 殘留聚合物過多的問題，保證了后續字線帶區域的填充效果。
[0054] 顯然，利用本發明的分柵式快閃存儲器的版圖設計，可W獲得一種新的用于分柵 式快閃存儲器的浮柵掩膜版W及一種新的用于分柵式快閃存儲器的字線接觸孔掩膜版，能 夠在分柵式快閃存儲器的制作過程中實現一步光刻定義出浮柵區域。其中，所述浮柵掩膜 版具有圖4中所示的分柵式快閃存儲器的版圖中的浮柵版圖層21的圖案，能夠在一步光刻 工藝下定義出分柵式快閃存儲器的浮柵區域。所述字線接觸孔掩膜版具有圖4所示的分柵 式快閃存儲器的版圖中的字線接觸孔版圖層22的圖案，能夠定義出分柵式快閃存儲器的字 線區域中與字線導電接觸的接觸孔區域。
[0055] 因此，請參考圖5,本發明還提供一種分柵式快閃存儲器的制造方法，包括：
[0056] S501，提供具有存儲區和外圍區的半導體襯底，在所述半導體襯底上依次形成浮 柵氧化層、浮柵多晶娃層W及浮柵介質層；
[0057] S502,采用本發明的浮柵掩膜版，對所述浮柵介質層進行光刻W及刻蝕，W在所述 存儲區相應位置的浮柵介質層中形成側墻開口，同時在所述外圍區相應位置的浮柵介質層 中形成字線隔離溝槽；
[0058] S503,在所述側墻開口中形成第一側墻，所述第一側墻的材料同時填滿所述字線 隔離溝槽；
[0059] S504,刻蝕所述側墻開口中的浮柵多晶娃層及其下方的浮柵氧化層至所述半導體 襯底表面；
[0060] S505,在所述側墻開口的浮柵多晶娃層及浮柵氧化層側壁上形成第二側墻；
[0061] S506,在所述側墻開口中形成源線多晶娃層；
[0062] S507,去除所述存儲區和外圍區的浮柵介質層，并對所述存儲區和外圍區暴露出 的浮柵多晶娃層及浮柵氧化層進行刻蝕，刻蝕停止在所述半導體襯底表面；
[0063] S508,在所述存儲區和外圍區暴露出的半導體襯底表面上依次形成隧穿氧化層W 及字線；
[0064] S509,采用本發明的字線接觸孔掩膜版，進行相應的光刻、刻蝕W及金屬填充工 藝，W形成與所述字線導電接觸的字線接觸孔結構。
[0065] 請參考圖6A，在步驟S501中提供的半導體襯底60包括存儲區I和外圍區II，其中存 儲區I對應圖4中沿XX'線的剖面，其上后續會形成分柵式快閃存儲器的存儲晶體管，外圍區 II對應圖4中沿YY'線的剖面，其上后續會形成外圍電路晶體管，例如多晶娃電阻、邏輯晶體 管、高壓晶體管等。運里的半導體襯底60可W是單晶娃或娃錯，也可W是絕緣體上娃 (Silicon on insulator,SOI)，或者還可W包括是其它的材料，例如:神化嫁等III-V族化 合物。半導體襯底60還可W具有一定的隔離結構，比如淺溝槽隔離(STI)或局部場氧化隔離 化OCOS)，用于隔離存儲區I與外圍區IIW及隔離存儲區I中的相鄰存儲晶體管、隔離外圍區 II中的相鄰晶體管。在半導體襯底60上依次形成浮柵氧化層61、浮柵多晶娃層62W及浮柵 介質層63(即FG SiN Dep工藝），其中，浮柵氧化層61用于隔離后續的浮柵與半導體襯底60， 其材料可W為氧化娃，其形成工藝可W為爐管熱氧化工藝、原子層沉積工藝(ALD)、化學氣 相沉積工藝(CVD)或等離子體增強型化學氣相沉積工藝(PECVD)，本實施例采用爐管熱氧化 工藝。浮柵多晶娃層62用于后續形成浮柵，其形成工藝為化學氣相沉積工藝(CVD)或低壓化 學氣相沉積工藝化PCVD)。所述浮柵介質層63的材料可W為氮化娃，厚度范圍為3000埃~ 7000埃，作為形成浮柵W及字線時的研磨停止層。優選的，浮柵多晶娃層62與浮柵介質層63 之間還形成有控制柵介質層W及控制柵多晶娃層，控制柵介質層用于隔離后續形成的浮柵 和控制柵，其材料可W為氧化娃結構或者為氧化娃-氮化娃-氧化娃(ONO)的疊層結構，控制 柵多晶娃層用于后續形成控制柵，其形成工藝為化學氣相沉積工藝(CVD)或低壓化學氣相 沉積工藝化PCVD)，本實施例中，為了更好地理解本發明的主旨，省略了對各步驟中控制柵 介質層W及控制柵多晶娃層的變化的描述，同時也在圖6A至圖6E中省略了控制柵介質層W 及控制柵多晶娃層的圖示。
[0066] 請參考圖6B，在步驟S502中，首先，在浮柵介質層63表面涂布光刻膠(厚度可W為 SOOA，末圖示）；然后，W具有圖4中所示的分柵式快閃存儲器的版圖中的浮柵版圖層21的 圖案的浮柵掩膜版，對所述光刻膠進行曝光并顯影，將浮柵掩膜版上的浮柵版圖層21的圖 案轉印到光刻膠上（即FG Photo工藝），本次光刻可W同時定義出存儲區I和外圍區II的浮 柵多晶娃保留區域;接著，W剩余的光刻膠為掩膜，對浮柵介質層63進行刻蝕（即FG SiN etch工藝），刻蝕停止在浮柵多晶娃層63表面，將光刻膠上的圖案轉移到浮柵介質層63上， 即在存儲區I的浮柵介質層63中形成了用于后續形成第一側墻的側墻開口65,同時在外圍 區II的浮柵介質層63中形成了字線隔離溝槽64。本實施例中，對浮柵介質層63進行的刻蝕 可W包括主刻蝕和一定量的過刻蝕，W使本次刻蝕對存儲區I的浮柵多晶層62有一定的刻 蝕，使浮柵多晶娃層62形成弧形表面，為后續的浮柵尖端做準備。
[0067] 請參考圖6C，在步驟S503中，首先，可W采用正娃酸乙醋（TEOS)低壓氣相沉積 (LPCVD)工藝等工藝在側墻開口 65和字線隔離溝槽64的內部、底部W及浮柵介質層63表面 上形成一定厚度的側墻材料薄膜（即FG Spacerl LPTEOS dep工藝），所述側墻材料薄膜的 材料為氧化娃、氮化娃、氮氧化娃中的一種或幾種組合，可W是單層結構，也可W是氧化娃- 氮化娃-氧化娃等復合層結構;然后，對所述側墻開口 65和字線隔離溝槽64中填充的側墻材 料薄膜進行自對準回刻蝕（即FG Spacerl etch工藝），W去除所述浮柵介質層63上方W及 側墻開口65底部多余的側墻材料薄膜，而在側墻開口65側壁形成第一側墻651，同時字線隔 離溝槽64中填充的側墻材料薄膜表面相對平整，形成字線隔離氧化層641。
[0068] 請參考圖6D，在步驟S504中，遮擋和保護外圍區II的結構而暴露出存儲區I的結 構;然后，W第一側墻651為掩膜，刻蝕側墻開口底部的浮柵多晶娃層62W及浮柵氧化層61 (即FG化1 etch工藝），刻蝕停止在半導體襯底60表面，W使存儲區I中的側墻開口暴露出半 導體襯底60表面W及浮柵多晶娃層62、浮柵氧化層61的側壁表面。
[0069] 請繼續參考圖6D，在步驟S505中，采用化學氣相沉積等工藝在存儲區I的側墻開口 內部和底部W及浮柵介質層63表面上形成一定厚度的第二側墻材料薄膜（即FG Spacer2 Dep工藝），所述第二側墻材料薄膜的材料為氧化娃、氮化娃、氮氧化娃中的一種或幾種組 合，可W是單層結構，也可W是氧化娃-氮化娃-氧化娃等復合層結構;然后，對所述側墻開 口中填充的第二側墻材料薄膜進行自對準回刻蝕（即FG Spacer2 etch工藝），W去除所述 浮柵介質層63上方W及側墻開口底部多余的第二側墻材料薄膜，而在浮柵多晶娃層62W及 浮柵氧化層61的側壁形成第二側墻652。此后還可W第一側墻651和第二側墻652為掩膜，對 側墻開口下方暴露出的半導體襯底60的有源區進行源區離子注入，形成源區。優選地，離子 注入之后對所述半導體襯底60進行濕法清洗步驟，去除因離子注入帶來的殘留物。清洗之 后還可W進行熱處理的步驟，熱處理可W激活滲雜的雜質離子，并恢復離子注入引起的所 述半導體襯底60內晶格的損傷。優選地，所述熱處理的溫度范圍為500°C~900°C。
[0070] 請繼續參考圖6D，在步驟S506中，采用化學氣相沉積工藝等在所述側墻開口中填 充源線多晶娃層66,所述源線多晶娃層66底部對應于半導體襯底60內的源區。源線多晶娃 層66具體地形成工藝可W為:采用化學氣相沉積在存儲區I的浮柵介質層63表面W及源區 表面沉積多晶娃薄膜層（即Source poly Dep工藝）；采用化學機械拋光工藝或回刻蝕工藝 去除高于所述浮柵介質層63表面的所述多晶娃薄膜層（即Source poly CMP工藝），再對所 述多晶娃薄膜層進行滲雜(也可W在多晶娃薄膜層的形成過程中采用原位滲雜），形成源線 多晶娃層66,所述源線多晶娃層66表面低于或等于浮柵介質層63表面。所述源線多晶娃層 63的高度由浮柵介質層63的厚度決定，因此精確控制浮柵介質層63的沉積厚度可W精確控 制源線多晶娃層66的高度。此外，源線多晶娃層66的形成工藝還可W為:采用選擇性外延沉 積工藝，W半導體襯底60的源區表面作為生長單晶娃的種子層，由源區表面逐漸向上方外 延生長源線多晶娃層66,直至填滿側墻開口。精確控制所述源線多晶娃層66的高度能夠精 準控制后續形成的字線多晶娃層W及字線多晶娃層外側的字線側墻的關鍵尺寸。
[0071] 請參考圖6E，在步驟S507中，首先，去除外圍區II的保護層，并采用濕法刻蝕工藝 或者等離子體干法刻蝕工藝，去除存儲區I和外圍區II的浮柵介質層63(即FG SiN remove 工藝），從而暴露出其下方的浮柵多晶娃層62W及浮柵氧化層61，為兩區域的隧穿氧化層和 字線多晶娃層的形成做準備;然后，對存儲區I和外圍區II的暴露出的浮柵多晶娃層62W及 浮柵氧化層61進行刻蝕（即FG2etch工藝），直至暴露出半導體襯底60表面為止。由于存儲區 I中第一側墻651的遮擋和保護，刻蝕結束后，第一側墻651下方覆蓋的剩余浮柵多晶娃層63 成為具有符合要求高度的浮柵尖端的浮柵FG，而外圍區II移除浮柵介質層63后的區域的浮 柵多晶娃層62 W及浮柵氧化層61完全被去除，W形成字線帶區域(WL strap pitch)。
[0072] 請繼續參考圖6E，在步驟S508中，首先，在刻蝕浮柵多晶層62W及浮柵氧化層61后 暴露出的半導體襯底60表面W及第一側墻651和隔離氧化層641的側壁表面形成隧穿氧化 層67,用于電性隔離浮柵多晶娃層62與后續形成的字線多晶娃層68 W及字線多晶娃層68與 半導體襯底60表面。本實施例中，隧穿氧化層67的形成工藝可W為熱氧化工藝，由于熱氧化 工藝能夠消耗部分浮柵多晶娃層62被刻蝕的側壁，從而保證存儲區I中經過刻蝕的浮柵多 晶娃層62的頂端的浮柵尖端的高度和銳角形狀，W滿足擦除功能的需求。當對分柵快閃存 儲器進行擦除操作時，浮柵尖端通過尖端放電原理，降低FN隧穿效應的通道電壓，能夠使電 子更容易從尖端被拉離浮柵多晶層62而流入后續形成的字線多晶層68。在本發明的其他實 施例中，隧穿氧化層67的形成工藝還可W是：高溫沉積工藝（High Temperature Oxidation，HT0)、TE0S(四乙基正娃酸鹽)工藝沉積的方法或其它類似沉積方法，所述高溫 沉積工藝的反應氣體包括DCS(二氯二氨娃，dichlo rosilance，Si此C12)與化0，高溫沉積的 溫度為750°C~850°C。沉積溫度如果太高，會使設備受到高溫的限制、容易使工藝熱能過 量、使電阻值增高、載流子滲透太深，易增加漏電流等現象;沉積溫度如果太低，形成隧穿氧 化層67的質量不高。工藝反應氣體比例、流量和工藝反應時間可W根據工藝反應的情況隨 時進行調整，屬于本領域技術人員熟知技術。接著，在具有隧穿氧化層67的整個器件表面沉 積一定厚度的字線多晶娃層68(即MPOL dep工藝）；然后，對外圍區II的字線多晶娃層68進 行光刻、刻蝕（即MP化地oto&etch工藝），W在外圍區II中形成符合要求的字線札;接著，在 外圍區II中，W其字線WL為掩膜，對其兩側的外圍區II的有源區進行阱區標準工藝（即 Logic weU&gate process), W在外圍區II的有源區中形成晶體管器件的高壓阱、低壓阱 等;然后，對存儲區I的字線多晶娃層68進行光刻、刻蝕（即WLSP2地oto&etch工藝），W在存 儲區I中形成符合要求的字線WL，存儲區I的字線WL覆蓋著隧穿氧化層67表面上W及第一側 墻651側面;之后，W存儲區I的字線和/或外圍區II的字線為掩膜，對其兩側的有源區進行 輕滲雜源漏區離子注入（目化DD工藝），W提高器件性能；然后，可W在存儲區I和/或外圍區 II的具有字線多晶娃層68的器件表面沉積字線側墻材料，并對沉積的字線側墻材料進行自 對準刻蝕，W在字線多晶娃層68和隧穿氧化層67的側面形成字線側墻（未圖示，即WL Spacer);接著，W存儲區I的字線和外圍區II的字線及其側墻為掩膜，對其兩側的有源區進 行源漏區離子注入，W形成相應晶體管的源漏區（即S/D工藝）；之后，可W在源漏區、字線等 區域進行金屬化標準工藝，具體包括在源漏區、字線等區域的多晶娃表面沉積Co、Ni等金屬 并退火，形成自對準金屬娃化物，用于后續與接觸孔結構導電接觸。
[0073] 步驟S509主要是在字線上方形成字線接觸孔結構，具體過程包括：首先，在步驟 S508之后的半導體器件結構的表面形成層間介質層(未圖示）W及光刻膠(未圖示）；然后采 用具有圖4所示的分柵式快閃存儲器的版圖中的字線接觸孔版圖層22的圖案的字線接觸孔 掩膜版，對所述光刻膠進行曝光并顯影，將字線接觸孔掩膜版上的字線接觸孔版圖層22的 圖案轉印到光刻膠上（即CT photo工藝）；然后，W所述光刻膠為掩膜，采用等離子刻蝕工藝 在所述層間介質層內形成對準字線且底部露出字線表面的金屬娃化物的接觸孔（即CT etch工藝），接著，在所述接觸孔內填充W或Cu等導電金屬，形成相應的接觸孔結構，W電連 接其下方的字線，從而完成本發明所述字線接觸孔的制作。由于本步驟中使用的字線接觸 孔掩膜版與步驟S502中浮柵掩膜版相匹配，因此本發明的字線接觸孔的尺寸、位置等相對 現有技術中有所調整。
[0074] 由上可見，本發明的分柵式快閃存儲器制造方法，利用基于本發明的分柵式快閃 存儲器的版圖而制成的浮柵掩膜版和字線接觸孔掩膜版，來制作分柵式快閃存儲器，能夠 基于一步浮柵光刻工藝后的圖案，對浮柵多晶娃層上的浮柵介質層進行刻蝕，刻蝕開口的 深寬比較低，刻蝕殘留的聚合物較少，能夠保證浮柵介質的刻蝕效果W及后續在該開口中 填充物的填充效果，降低了器件失效率，且同時省略了現有技術中在源線多晶娃形成后的 字線帶區域的浮柵介質層的二次光刻、刻蝕W及隔離氧化層的沉積和CMP等工藝（即步驟 S207和步驟S208)，從而大大簡化工藝，降低了制造成本。
[0075] 顯然，本領域的技術人員可W對發明進行各種改動和變型而不脫離本發明的精神 和范圍。運樣，倘若本發明的運些修改和變型屬于本發明權利要求及其等同技術的范圍之 內，則本發明也意圖包含運些改動和變型在內。
【主權項】
1. 一種分柵式快閃存儲器的版圖，其特征在于，包括一層浮柵版圖層以及位于所述浮 柵版圖層上方的一層字線接觸孔版圖層;所述浮柵版圖層中的每個浮柵圖區包括兩端的直 條狀區域以及續接在直條狀區域之間的S形曲線區域，所述S形曲線區域包括兩個凹向相反 且連為一體的彎曲部，每個彎曲部的凹口中間位置伸出一凸腳，所述凸腳的末端與另一彎 曲部的背部外邊緣相齊平;所述字線接觸孔版圖層中的每個字線接觸孔版圖區的投影位于 所述彎曲部的凹口中，且橫放在所述凸腳上并與所述彎曲部的其余部分均保持一定間隙。2. 如權利要求1所述的分柵式快閃存儲器的版圖，其特征在于，所述彎曲部的線寬為 0.26μπι±0.03μπι。3. 如權利要求1所述的分柵式快閃存儲器的版圖，其特征在于，所述彎曲部的凹口寬度 小于 0.82μηι。4. 如權利要求1所述的分柵式快閃存儲器的版圖，其特征在于，每個S形曲線區域的兩 個凹向相反的彎曲部的背部外邊緣之間距離小于〇. 55μπι。5. 如權利要求1所述的分柵式快閃存儲器的版圖，其特征在于，所述凸腳的線寬為0.26 μηι±0.03μηι。6. 如權利要求5所述的分柵式快閃存儲器的版圖，其特征在于，所述凸腳的側邊緣到所 述彎曲部的凹口側邊緣的距離為0.24μπι ± 0.03μπι。7. 如權利要求1所述的分柵式快閃存儲器的版圖，其特征在于，所述字線接觸孔版圖區 的線寬為 0.16μL?±0.02μπ?。8. 如權利要求7所述的分柵式快閃存儲器的版圖，其特征在于，所述字線接觸孔版圖區 的投影的圖案為矩形，所述矩形的長邊橫放在所述凸腳上，所述矩形每側比所述凸腳長出 0 · 14μπι± 0 · 02μπι，所述矩形邊緣到所述彎曲部的凹口側邊緣的距離大于0 · Ιμπι，到所述彎曲 部背部內邊緣的距離為〇 · 07μηι±0 · ΟΙμL?。9. 一種用于分柵式快閃存儲器的浮柵掩膜版，其特征在于，所述浮柵掩膜版通過利用 權利要求1至8中任一項所述的分柵式快閃存儲器的版圖而制成，具有所述的分柵式快閃存 儲器的版圖中的浮柵版圖層圖案，能夠在一步光刻工藝下定義出分柵式快閃存儲器的浮柵 區域。10. -種用于分柵式快閃存儲器的字線接觸孔掩膜版，其特征在于，所述字線接觸孔掩 膜版通過利用權利要求1至8中任一項所述的分柵式快閃存儲器的版圖而制成，具有所述的 分柵式快閃存儲器的版圖中的字線接觸孔版圖層圖案。11. 一種分柵式快閃存儲器的制造方法，其特征在于，包括： 提供具有存儲區和外圍區的半導體襯底，在所述半導體襯底上依次形成浮柵氧化層、 浮柵多晶硅層以及浮柵介質層； 采用權利要求9所述的浮柵掩膜版，對所述浮柵介質層進行光刻以及刻蝕，以在所述存 儲區相應位置的浮柵介質層中形成側墻開口，同時在所述外圍區相應位置的浮柵介質層中 形成字線隔離溝槽； 在所述側墻開口中形成第一側墻，所述第一側墻的材料同時填滿所述字線隔離溝槽； 刻蝕所述側墻開口中的浮柵多晶硅層及其下方的浮柵氧化層至所述半導體襯底表面； 在所述側墻開口的浮柵多晶硅層及浮柵氧化層側壁上形成第二側墻； 在所述側墻開口中形成源線多晶硅層； 去除所述存儲區和外圍區的浮柵介質層，并對所述存儲區和外圍區暴露出的浮柵多晶 硅層及浮柵氧化層進行刻蝕，刻蝕停止在所述半導體襯底表面； 在所述存儲區和外圍區暴露出的半導體襯底表面上依次形成隧穿氧化層以及字線； 采用權利要求10所述的字線接觸孔掩膜版，進行相應的光刻、刻蝕以及金屬填充工藝， 以形成與所述字線導電接觸的字線接觸孔結構。
【文檔編號】G03F1/76GK105977259SQ201610596507
【公開日】2016年9月28日
【申請日】2016年7月27日
【發明人】王卉, 曹子貴, 陳宏 , 徐濤
【申請人】上海華虹宏力半導體制造有限公司