用于鰭片上受限于間隔件的外延成長材料的罩蓋層的制作方法
【專利摘要】本發明涉及一種用于鰭片上受限于間隔件的外延成長材料的罩蓋層，其一種方法，包括在半導體襯底中形成至少一個鰭片。鰭片間隔件形成在該至少一個鰭片的至少第一部分上。該鰭片間隔件具有上表面。該至少一個鰭片被凹陷，從而定義出具有凹陷上表面的凹陷鰭片，該凹陷上表面的高度低于該鰭片間隔件的該上表面。第一外延材料形成在該凹陷鰭片上。該第一外延材料的橫向延伸受到該鰭片間隔件限制。罩蓋層形成在該第一外延材料上。移除該鰭片間隔件。該罩蓋層在該鰭片間隔件的移除期間保護該第一外延材料。
【專利說明】
用于鰭片上受限于間隔件的外延成長材料的罩蓋層
技術領域
[0001]本
【發明內容】
大致關于半導體裝置的制造，且尤關于一種使用間隔件以限制鰭式FET裝置的鰭片上的外延成長以及提供罩蓋層以在移除間隔件期間保護外延材料的方法。
【背景技術】
[0002]在現代的集成電路中(如微處理器、儲存裝置等等)，是在有限的芯片面積上提供非常大量的電路元件，特別是晶體管。晶體管有各種形狀和形式，例如，平面晶體管、FinFET晶體管、納米線裝置等等。晶體管通常是NMOS(NFET)或PMOS (PFET)裝置，其中“N”和“P”的指示是基于用于創造該裝置的源極/漏極區的摻雜物類型。所謂的CMOSKomple-mentaryMetal Oxide Semiconductor，互補金屬氧化物半導體)技術或產品指的是同時使用NMOS和PMOS晶體管裝置所制造的集成電路產品。不管晶體管裝置的物理組構為何，每個裝置都包括漏極和源極區以及位于源極/汲汲區上方和之間的柵極電極結構。當施加適當的控制電壓至柵極電極之后，會在漏極區和源極區之間形成導電通道區。
[0003]在一些應用中，鰭式FET裝置的鰭片是以隔離材料置于鰭片與襯底之間使該鰭片與該襯底垂直隔開并位在該襯底上方的方式形成。圖1A是在制造期間的中間點形成在半導體襯底105上方的例示現有鰭式FET半導體裝置100的透視圖。在此例中，鰭式FET裝置100包括三個例示鰭片110、隔離材料130、柵極結構115、側壁間隔件120和柵極罩蓋層125。柵極結構115典型由絕緣材料層(未單獨示出)(例如，高k絕緣材料層或二氧化硅)和一或多個導電材料層(例如，金屬和/或多晶硅)(作為裝置100的柵極電極)構成。鰭片110具有三維組構:高度、寬度和軸向長度。鰭片110被柵極結構115覆蓋的部分是鰭式FET裝置100的通道區，而鰭片110在間隔件120外側橫向而置的部分是裝置100的源極/漏極區。雖然沒有示出，但鰭片110在源極/漏極區的部分可以融合(merge)或未融合的情況在其上形成額外的外延半導體材料。在該裝置的源極/漏極區中的鰭片110上形成額外的外延材料，可能降低源極/漏極區的電阻和/或可能更容易地建立與源極/漏極區的電性接觸。
[0004]圖1B示出在橫越襯底105的各種鰭片上形成外延半導體材料的剖面圖，包括各種鰭式FET裝置100的鰭片。該外延材料形成在鰭式FET裝置的源極/漏極區中。如圖1B所示的鰭片110是所謂的密集間隔(densely-spaced)鰭片。另外所謂的獨立鰭片135是代表在襯底105中相鄰鰭片之間的間隔較大的不同區域。例如，密集間隔鰭片110可以是邏輯裝置或SRAM NFET的一部分，而獨立鰭片135可以是SRAM PFET的一部分。在外延材料成長制造方法期間，朝襯底105的(111)晶面的方向開始成長。在密集間隔鰭片110的情形中，外延材料可在鰭片110之間成長并且融合以形成實質水平表面。該水平表面的另一成長是朝對應于襯底的(100)面的方向而發生。在(100)面的成長較(111)面快，因此導致在密集間隔鰭片110上方有融合外延材料結構140，以及在獨立鰭片135上方有分離未融合外延材料結構145。
[0005]相比于具有分離未融合外延材料結構145的裝置，具有融合外延材料結構140的裝置能有不同的裝置特性。例如，對于具有融合外延材料結構140的裝置能有更高的裝置電阻。最終會對裝置的源極/漏極區形成導電接觸結構。由于上表面在相對較高的位置而且融合外延材料結構140有較像平面的表面形貌，所以相比于形成在獨立鰭片135上方的分離未融合外延材料結構145，接觸蝕刻會停在不同地方，接觸結構會具有不同尺寸。尺寸差異會導致電阻差異。此外，密集間隔鰭片110可與個別的裝置(例如，N通道裝置和P通道裝置)相關聯，而融合外延材料結構140可能導致個別裝置的密集間隔鰭片110之間的短路，這會破壞它們的功能。
[0006]本
【發明內容】
是關于可避免或至少減少一個或多個上述問題的影響的各種方法和
所得裝置。
【發明內容】
[0007]下文介紹簡化的
【發明內容】
，用以對本發明的一些方面有基本的了解。本摘要不是本發明的詳盡概述。目的不在于識別本發明的主要或關鍵元件，或敘述本發明的范疇。其唯一目的在于以簡化形式介紹若干概念，作為下文所述更詳細說明的引言。
[0008]—般而言，本
【發明內容】
是關于形成半導體裝置的各種方法。一種方法包括，但不限于，在半導體襯底中形成至少一個鰭片。鰭片間隔件形成在該至少一個鰭片的至少第一部分上。該鰭片間隔件具有上表面。該至少一個鰭片被凹陷，從而定義出具有凹陷上表面的凹陷鰭片，該凹陷上表面的高度低于該鰭片間隔件的該上表面。第一外延材料形成在該凹陷鰭片上。該第一外延材料的橫向延伸受到該鰭片間隔件限制。罩蓋層形成在該第一外延材料上。移除該鰭片間隔件。該罩蓋層在該鰭片間隔件的移除期間保護該第一外延材料。
[0009]—個例示鰭式場效晶體管包括，但不限于，至少一個鰭片，設置于該至少一個鰭片的頂端部分上的第一外延材料，以及設置于該第一外延材料的頂部上而沒有覆蓋該第一外延材料的側壁的第一導電罩蓋層。
【附圖說明】
[0010]本
【發明內容】
可以通過參考附圖并配合以下的描述來理解，其中相同的元件符號標識相似的元件，其中:
[0011 ]圖1A至圖1B示意性地描繪例示的現有鰭式FET裝置；以及
[0012]圖2A至圖2P描繪在此揭露的形成鰭式FET裝置的各種方法。
[0013]盡管本文所公開的標的容許有各種修改和替換形式，但其特定實施例已經通過實施例以附圖的方式示出，并在本文中詳細描述。然而，應當理解，此處的描述具體實施方案并非意在限制本發明到所公開的特定形式，相反地，其目的在于涵蓋由本發明申請專利的精神和范圍內限定的所有修改、等效物和替代物。
[0014]符號說明:
[0015]100 鰭式FET半導體裝置、鰭式FET裝置、裝置
[0016]105 半導體襯底、襯底
[0017]HO鰭片
[0018]115柵極結構
[0019]120 側壁間隔件、間隔件
[0020]125 柵極罩蓋層
[0021]130 隔離材料
[0022]135獨立鰭片
[0023]140融合外延材料結構
[0024]145分離未融合外延材料結構
[0025]200集成電路產品、產品
[0026]205、210 鰭片
[0027]215襯底
[0028]220占位柵極電極結構
[0029]225犧牲占位材料、占位材料
[0030]230柵極罩蓋層[0031 ]235絕緣層
[0032]240間隔件層、間隔件材料
[0033]245掩膜
[0034]250側壁間隔件
[0035]255鰭片間隔件、間隔件
[0036]257鰭片凹部
[0037]260外延材料
[0038]265掩膜
[0039]270側壁間隔件
[0040]275鰭片間隔件、間隔件[0041 ]277鰭片凹部
[0042]280外延材料
[0043]285導電罩蓋層
[0044]290間隔件層
[0045]295側壁間隔件
[0046]300接觸蝕刻停止層
[0047]305層間介電質層、介電質層、ILD層
[0048]310接觸開口
[0049]315導電接觸結構。
【具體實施方式】
[0050]以下描述本發明的各種例示性實施例。為清楚起見，本說明書中將描述實際實施的所有特征。然應當理解，在發展任何這種實際實施例時，必須做出許多實作特定的決定來實現開發者的特定目標，例如符合與系統相關和商業相關的限制，這會隨著實作的不同而改變。此外，應理解到，這樣的開發努力可能是復雜和費時的，但這對于本領域技術人員而言在受惠于本
【發明內容】
后仍然是例行工作。
[0051]現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出于解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括這些附圖以說明并解釋本發明的示例。這里所使用的詞語和片語的意思應當被理解并解釋為與相關領域技術人員對這些詞語及片語的理解一致。這里的術語或片語的連貫使用并不意圖暗含特別的定義，也就是說與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，也就是說不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示于說明書中。
[0052]本
【發明內容】
大致關于形成具有升起的外延源極/漏極區的鰭式FET裝置而不會造成密集間隔鰭片上方的外延材料融合的各種方法及其結果裝置。本領域技術人員在完整讀完本申請說明書之后顯然可知，本發明方法可應用到各種裝置，包括(但不限于)邏輯裝置、記憶體裝置等等。參照附圖，在此將更加詳細地描述本文所公開的各種方法和裝置的例示性實施例。
[0053]圖2A至2P說明本文公開用于形成集成電路產品200的各種新穎方法。該產品200包括定義在襯底215中并分享共同的占位柵極電極(placeholder gate electrode)結構220的N型晶體管裝置的鰭片205和P型晶體管裝置的鰭片210。圖2A至2P是朝對應于裝置的柵極寬度方向的方向沿該裝置的源極/漏極區中的鰭片205、210所取的剖面圖以及在任何側壁間隔件形成之前的占位柵極電極結構220的側面圖的組合。鰭片205、210的數量及鰭片之間的間隔可依所形成的裝置的具體特性而改變。可形成各種摻雜區，例如環狀植入(haloimplant)區、講區(well reg1n)等等，但在附圖中未示出。襯底215可具有各種組構，如所描繪的塊狀娃(bulk si I icon)組構。襯底215也可具有絕緣體上覆娃(SOI, silicon-on-1nsulator)組構，其包括塊狀硅層、埋入絕緣層和主動層，其中半導體裝置形成在主動層中及其上方。襯底215可以由硅或硅鍺或者可以由硅以外的材料(例如鍺)形成。因此，術語“襯底”或“半導體襯底”應被理解為涵蓋所有半導體材料和這些材料的各種形式。襯底215可具有不同的層。例如，鰭片205、210可形成在處理層(process layer)中，該處理層在襯底215的基層上方形成。
[0054]在一個例示性實施例中，使用替代柵極技術來形成集成電路產品200，而在形成替代柵極結構之前先說明占位柵極電極結構220。占位柵極電極結構220包括犧牲占位材料225(例如多晶硅)和柵極絕緣層(未單獨示出)，如二氧化硅。還描繪的是例示柵極罩蓋層230(例如，氮化硅)ο絕緣層235(例如，二氧化硅)的凹陷層形成在鰭片210、205之間，以作為隔離結構。然而，本發明的應用不限于替代柵極或“后柵極(gate-last)”技術，相反地，也可以使用先柵極(gate-first)技術，而占位柵極電極結構220可用包括柵極絕緣層和導電柵極電極的功能性柵極電極結構替換。
[0055]圖2B示出在執行沉積制造方法以在占位柵極電極結構220和鰭片205、210上方形成間隔件層240(例如，氮化硅)之后的集成電路產品200。占位材料225和柵極罩蓋層230用虛線表示。柵極罩蓋層230和間隔件層240的相對厚度可以根據特定的實施例而變化。
[0056]圖2C示出在執行數道制造方法以在鰭片205上方沉積和圖案化掩膜245(例如，光阻劑)(也就是說，用以掩膜與N型晶體管裝置相關聯的鰭片205)之后的集成電路產品200。
[0057]圖2D示出在執行非等向性蝕刻制造方法蝕刻間隔件層240以在占位材料225上形成側壁間隔件250之后的集成電路產品200。該間隔件蝕刻制造方法還令絕緣層235凹陷并減小柵極罩蓋層230的厚度。間隔件蝕刻制造方法在完全除去鰭片210的側壁上的間隔件材料240之前停止，從而留下部分地覆蓋在鰭片210的側壁上的鰭片間隔件255。
[0058]圖2E示出在執行計時選擇性蝕刻制造方法以使鰭片210凹陷而定義鰭片凹部257之后的集成電路產品200。
[0059]圖2F示出在執行外延成長制造方法以在鰭片凹部257中的凹陷鰭片210的暴露頂端部分上形成外延材料260、以及執行剝除制造方法來移除掩膜245之后的集成電路產品200。鰭片間隔件255限制外延材料260的橫向成長，限制其朝向其他鰭片205的方向的橫向延伸。在一些實施例中，可以在形成外延材料260時導入摻雜物(例如，P型摻雜物)。在一些實施例中，共價半徑大于硅的非摻雜離子(例如，鍺、錫)也可以被導入外延材料260，以對鰭式FET裝置200的通道區誘導壓縮應變。如圖2F所示，在間隔件255上方的外延材料會對著相鄰鰭片205、210而朝橫向產生某些成長。橫向延伸的希望程度可基于鰭片間隔件255的高度或外延成長制造方法的處理時間來控制。如果外延成長被控制成外延材料260不會延伸到間隔件255上方，則橫向延伸的程度可以是零。
[0060]圖2G示出在執行數道制造方法以在鰭片210上方沉積和圖案化掩膜265(例如，光阻劑)(也就是說，用以掩膜與P型晶體管裝置相關聯的鰭片210，同時使N型裝置暴露)之后的集成電路產品200。
[0061]圖2H示出在對間隔件層240執行非等向性蝕刻制造方法以在占位材料225上形成側壁間隔件270之后的集成電路產品200。該間隔件蝕刻制造方法還令絕緣層235凹陷并減小柵極罩蓋層230的厚度。間隔件蝕刻制造方法在完全除去鰭片205的側壁上的間隔件材料240之前停止，從而留下部分地覆蓋在鰭片205的側壁上的鰭片間隔件275。
[0062]圖21示出在執行計時選擇性蝕刻制造方法以使鰭片205凹陷而定義鰭片凹部277之后的集成電路產品200。
[0063]圖2J示出在執行外延成長制造方法以在鰭片凹部277的凹陷的鰭片205的暴露頂端部分上形成外延材料280以及執行剝除制造方法以移除掩膜265之后的集成電路產品200。鰭片間隔件275限制外延材料280的橫向成長，限制其朝彼此的方向以及P型裝置的其他鰭片210的方向橫向延伸。如上所述，外延材料280可延伸或可不延伸超過鰭片凹部277，也就是說，超出間隔件275。在一些實施例中，可以在形成外延材料280時，導入摻雜物(例如，N型摻雜物)。在某些實施例中，外延材料280可以是非應力誘導的。在其他實施例中，共價半徑小于硅的非摻雜離子(例如，碳)也可以被導入到外延材料280，以對鰭式FET裝置200的占位柵極電極結構220下方的通道區誘導張力應變。
[0064]由于在外延成長制造方法期間有鰭片間隔件255、275的存在，所以分別在凹陷的鰭片210、205上生長的外延材料260、280不會橫越相鄰的鰭片205、210或在鰭片205之間融合，從而防止裝置之間的短路。防止鰭片之間的融合還提供在不同的鰭片密度區域有一致的鰭片高度。
[0065]圖2K示出在執行一道或多道制造方法以在外延材料260、280上形成導電罩蓋層285(例如，金屬硅化物)之后的集成電路產品200。在一個實施例中，可以覆蓋沉積薄金屬層(例如，鈦)，然后執行加熱制造方法(例如，快速熱退火)以使金屬與外延材料260、280中的硅反應而定義出導電罩蓋層285，然后可執行剝除制造方法來移除金屬層的未反應的部分。在替代實施例中，可使用選擇性金屬沉積制造方法來形成導電罩蓋層285(例如，硅化鎢)。
[0066]圖2L示出在執行蝕刻制造方法以分別從外延材料260、280的側壁移除間隔件255、275之后的集成電路產品200。導電罩蓋層285保護外延材料260、280在蝕刻制造方法期間免受侵蝕。在示出的實施例中，蝕刻制造方法還從占位柵極電極結構220移除側壁間隔件250、270。
[0067]圖2M示出在執行沉積制造方法以在外延材料260、280和占位柵極電極結構220上方形成間隔件層290之后的集成電路產品200。間隔件層290可具有比間隔件層240(如圖2B所示)更低的介電常數，以減少裝置200的電容。舉例而言，如S1C的低k介電質可用于間隔件層290中，來代替間隔件層240中的氮化硅。
[0068]圖2N示出在執行非等向性蝕刻制造方法來蝕刻間隔件層290以在占位材料225上形成側壁間隔件295之后的集成電路產品200。在移除外延材料260、280的側壁上的間隔件層290之后，蝕刻制造方法會停止。導電罩蓋層285保護外延材料260、280在蝕刻制造方法期間免受侵蝕。蝕刻制造方法的執行時間夠充足，使得外延材料260、280和導電罩蓋層285實質上不會有間隔件層290的材料。
[0069]圖20示出在執行沉積制造方法以在占位柵極電極結構220上方形成接觸蝕刻停止層300(例如，氮化硅)之后的集成電路產品200。在一些實施例中，該接觸蝕刻停止層300可以是應力誘導層。
[0070]圖2P示出在對集成電路產品200執行多道制造方法之后的集成電路產品200。執行蝕刻制造方法以移除犧牲占位材料225。執行一或多個沉積制造方法以形成柵極介電質層(未圖示)和金屬柵極電極(未圖示)(也就是說，替代柵極)。執行沉積制造方法以形成層間介電質(ILD)層305，然后執行蝕刻制造方法以在ILD層305中定義出接觸開口 310，利用接觸蝕刻停止層300來保護外延材料260、280。執行蝕刻制造方法來移除接觸蝕刻停止層300中被接觸開口 310暴露出來的部分。執行沉積制造方法以在接觸開口 310中形成導電接觸結構315(例如，溝槽硅化物結構)，然后執行平坦化制造方法來移除在接觸開口 310上方延伸的導電材料。導電接觸結構315可以包括多個層，例如一個或多個阻障層(例如，鉭、氮化鉭、氮化鈦等等)，以防止導電接觸結構中的任何金屬迀移到介電質層305、金屬晶種(seed)層(例如，銅)、金屬填充材料(例如，銅)、金屬硅化物材料等等。由于間隔件255、275從外延材料260、280的側壁被移除，所以導電接觸結構315包覆實質上整個外延材料260、280和導電罩蓋層285。
[0071]可執行其他制造方法來完成鰭式FET裝置200的制造。后續的金屬化層、互連線和通孔可以形成。可以存在其它材料層，但在附圖中并未示出。
[0072]上面公開的特定實施例僅是例示性的，因為本發明可以不同但等效的方式修改和實踐，對于熟知本領域技術人員而言，將受益于本文的教導。例如，可以以不同的順序來執行上述的制造方法步驟。此外，除了權利要求書所描述者以外，無意限制本文所示的結構或設計細節。因此，顯然上述公開的特定實施例可以被改變或修改，并且所有這些變化都包含在本發明的范圍和精神內。請注意，在使用諸如“第一”、“第二”、“第三”或“第四”的術語來描述本說明書和權利要求書中的各種制造方法或結構時，僅作為用來作為此等步驟/結構的方便參考，并非一定暗指這些步驟/結構是以規定的順序執行/形成。當然，視確切的權利要求語言而定，可需要或可不需要此等制造方法的規定順序。因此，本文所尋求的保護是如列于所附的權利要求書所提出者。
【主權項】
1.一種方法，包括: 在半導體襯底中形成至少一個鰭片； 在該至少一個鰭片的至少第一部分上形成鰭片間隔件，該鰭片間隔件具有上表面； 使該至少一個鰭片凹陷，從而定義出具有凹陷上表面的凹陷鰭片，該凹陷上表面的高度低于該鰭片間隔件的該上表面； 在該凹陷鰭片上形成第一外延材料，其中，該第一外延材料的橫向延伸受到該鰭片間隔件限制； 在該第一外延材料上形成罩蓋層；以及 移除該鰭片間隔件，其中，該罩蓋層在移除該鰭片間隔件期間保護該第一外延材料。2.如權利要求1所述的方法，其中，該罩蓋層包括導電材料。3.如權利要求2所述的方法，其中，該罩蓋層包括金屬硅化物。4.如權利要求1所述的方法，還包括: 在該至少一個鰭片的第二部分周圍形成柵極結構； 在該柵極結構和該至少一個鰭片上方形成第一間隔件材料層；以及蝕刻該第一間隔件材料層，以形成該鰭片間隔件以及在該柵極結構上形成第一側壁間隔件。5.如權利要求4所述的方法，還包括: 在移除該鰭片間隔件后，移除該第一側壁間隔件； 在該柵極結構和該至少一個鰭片上方形成第二間隔件材料層，其中，該第二間隔件材料層具有比該第一間隔件材料層更低的介電常數;以及 蝕刻該第二間隔件材料層，以在該柵極結構上形成第二側壁間隔件以及從該至少一個鰭片的該第二間隔件材料層移除材料，其中，該罩蓋層在該第二間隔件材料層的蝕刻期間保護該第一外延材料。6.如權利要求1所述的方法，還包括: 在該柵極結構和該至少一個鰭片上方形成層間介電質層； 在該層間介電質層中形成接觸開口，以暴露出該第一外延材料的至少一部分；以及 在該接觸開口中形成導電材料，以接觸該第一外延材料的該部分。7.如權利要求6所述的方法，還包括: 在形成該層間介電質層之前，在至少該第一外延材料之上形成接觸蝕刻停止層，其中，該接觸開口暴露出至少該第一外延材料之上的該接觸蝕刻停止層的一部分；以及 除去該接觸蝕刻停止層的該部分，其中，該罩蓋層在該接觸蝕刻停止層的該部分的移除期間保護該第一外延材料。8.如權利要求1所述的方法，其中，形成該至少一個鰭片包括形成多個鰭片，該多個鰭片的每一個具有鰭片間隔件，以及形成該第一外延材料包括在該多個鰭片的每一個上形成分離外延材料結構。9.如權利要求1所述的方法，其中，該第一外延材料包括應變誘導材料。10.如權利要求1所述的方法，其中，該第一外延材料具有上表面，其高度與該鰭片間隔件的該上表面齊平或在該鰭片間隔件的該上表面之下。11.如權利要求1所述的方法，其中，該至少一個鰭片包括與P型晶體管裝置相關聯的第一鰭片，該罩蓋層包括第一罩蓋層，以及該方法還包括: 在該半導體襯底中，形成與N型晶體管裝置相關聯的第二鰭片； 在該第二鰭片的至少第一部分上形成第二鰭片間隔件，該第二鰭片間隔件具有第二上表面； 使該第二鰭片凹陷，從而定義出具有第二凹陷上表面的凹陷第二鰭片，該第二凹陷上表面的高度低于該第二鰭片間隔件的該第二上表面； 在該第二凹陷鰭片上形成第二外延材料，其中，該第二外延材料的橫向延伸受到該第二鰭片間隔件限制； 在該第二外延材料上形成第二罩蓋層；以及 移除該第一和第二鰭片間隔件，其中，在該第一和第二鰭片間隔件的移除期間，該第一蓋層保護該第一外延材料，以及該第二罩蓋層保護該第二外延材料。12.如權利要求11所述的方法，其中，該第一外延材料包括與該第二外延材料不同的材料。13.如權利要求12所述的方法，其中，該第一外延材料是應變誘導的材料，而該第二外延材料是非應變誘導的材料。14.一種鰭式場效晶體管，包括: 至少一個鰭片； 第一外延材料，其設置在該至少一個鰭片的頂端部分上；以及 第一導電罩蓋層，其設置在該第一外延材料的頂部上，而不覆蓋該第一外延材料的側壁。15.如權利要求14所述的晶體管，還包括導電接觸，其接觸該第一導電罩蓋層和該第一外延材料。16.如權利要求14所述的晶體管，還包括: 多個鰭片，其包含該至少一個鰭片； 分離外延材料結構，其在該多個鰭片的每一個上；以及 導電罩蓋層，其在各個分離外延材料結構的頂部上，而不覆蓋該分離外延材料結構的側壁。17.如權利要求14所述的晶體管，其中，該第一外延材料包括應變誘導材料。18.如權利要求14所述的晶體管，其中，該至少一個鰭片包括與P型晶體管裝置相關聯的第一鰭片，以及該晶體管還包括: 第二鰭片，其與N型晶體管裝置相關聯； 第二外延材料，其設置在該第二鰭片的頂端部分上； 第二導電罩蓋層，其設置在該第二外延材料的頂部上，而不覆蓋該第二外延材料的側壁；以及 共用柵極結構，其形成在部分的該第一和第二鰭片上方。19.如權利要求18所述的晶體管，其中，該第一外延材料包括與該第二外延材料不同的材料。20.如權利要求19所述的晶體管，其中，該第一外延材料是應變誘導的材料，而該第二外延材料是非應變誘導的材料。
【文檔編號】H01L21/336GK105977159SQ201610140775
【公開日】2016年9月28日
【申請日】2016年3月11日
【發明人】A·C·魏, G·布赫
【申請人】格羅方德半導體公司