常斷結型場效應晶體管以及互補電路的制作方法

常斷結型場效應晶體管以及互補電路的制作方法
【專利摘要】一種結型場效應晶體管(JFET)，其具有柵極區域，所述柵極區域包括具有不同導電類型的材料的兩個分離的子區域，和/或肖特基結，其基本抑制在柵極結被正向偏置時的柵極電流；以及并入這種JFET裝置的互補電路。根據本發明的一個方面，提供了一種結型場效應晶體管(JFET)，其包括溝道區和柵極區域。所述柵極區域包括第一柵極子區域以及第二柵極子區域。所述第一柵極子區域與所述溝道區形成結。所述第二柵極子區域與所述第一柵極子區域形成結。所述溝道區以及所述第二柵極子區域包括第一導電類型的材料。所述第一柵極子區域包括第二導電類型的材料，所述第二導電類型不同于所述第一導電類型。
【專利說明】
常斷結型場效應晶體管以及互補電路
技術領域
[0001]本發明總的來說涉及結型場效應晶體管(JFETs)領域，更特別地涉及用于薄膜JFET的結構。
【背景技術】
[0002]在薄膜晶體管(TFT)、圖像傳感器、受光器以及太陽能電池的生產中廣泛使用氫化的非晶硅(a-S1:H)。該材料典型地通過等離子增強化學氣相沉積(PECVD)在接近200 °C的溫度生長，適于低成本大面積基板。低成本大面積處理對于大面積電子裝置中的應用，諸如制造用于有源矩陣顯示器的TFT背板(TFT backplanes)，是非常期望的。
[0003]然而，需要大且穩定的驅動電流的應用，諸如高分辨率有源矩陣有機發光二極管顯示器對于使用a_S1:H TFT提出了某些挑戰。大面積沉積技術通常適于生長非晶材料，但是由這些材料構造的裝置遇到相對于由結晶材料制成的裝置性能劣化的問題。同時，加工處理單晶裝置通常需要互補金屬-氧化物-半導體(CMOS)制造廠，這對于大面積以及顯示器過于昂貴。
[0004]隨著使得能夠實現將結晶硅(C-Si)的薄層轉移到低成本基板(諸如，玻璃或塑料)上的各種層轉移技術的出現，已知具有C-Si溝道以及PECVD接觸區域的薄膜異質結場效應晶體管(HJFET)裝置。

【發明內容】

[0005]根據本發明的一個方面，提供了一種結型場效應晶體管(JFET)，其包括溝道區以及柵極區域。所述柵極區域包括第一柵極子區域以及第二柵極子區域。所述第一柵極子區域與所述溝道區形成結。所述第二柵極子區域與所述第一柵極子區域形成結。所述溝道區以及所述第二柵極子區域包括第一導電類型的材料。所述第一柵極子區域包括第二導電類型的材料，所述第二導電類型不同于所述第一導電類型。
[0006]根據本發明的另一方面，提供了一種互補電路，其包括結型場效應晶體管(JFET)和金屬-氧化物-半導體場效應晶體管(MOSFET)，每一個具有柵極、漏極和源極電極以及溝道區。所述JFET包括柵極區域。所述JFET的柵極區域包括第一柵極子區域以及第二柵極子區域。所述第一柵極子區域與所述JFET溝道區形成結。所述第二柵極子區域與所述第一柵極子區域形成結。所述MOSFET溝道區和JFET溝道區以及所述第二柵極子區域包括第一導電類型的材料。所述第一柵極子區域包括第二導電類型的材料，所述第二導電類型不同于所述第一導電類型。所述JFET的柵極、漏極或源極電極中的至少一個相應地電連接到所述MOSFET的柵極、漏極或源極電極。
[0007]根據本發明另一方面，提供了一種結型場效應晶體管(JFET)，其包括溝道區以及柵極區域。所述柵極區域與所述溝道區形成結。所述柵極區域包括至少一個肖特基結。所述柵極區域包括阻擋堆疊。
【附圖說明】
[0008]圖1A是根據本發明的第一實施例半導體結構的截面圖；
[0009]圖1B是根據本發明的第二實施例半導體結構的截面圖；
[0010]圖2是示出由本發明的實施例產生的和/或有助于理解本發明實施例的信息的第一曲線圖；
[0011]圖3A是示出由本發明實施例產生的和/或有助于理解本發明實施例的信息的第二曲線圖；
[0012]圖3B是示出由本發明實施例產生的和/或有助于理解本發明實施例的信息的第三曲線圖；
[0013]圖4是示出由本發明的實施例產生的和/或有助于理解本發明實施例的信息的第四曲線圖；
[0014]圖5A是示出由本發明實施例產生的和/或有助于理解本發明實施例的信息的第五曲線圖；
[0015]圖5B是示出由本發明實施例產生的和/或有助于理解本發明實施例的信息的第六曲線圖；
[0016]圖6是根據本發明的第三實施例半導體結構的截面圖；
[0017]圖7A是根據本發明的第四實施例半導體結構的截面圖；
[0018]圖7B是根據本發明的第五實施例半導體結構的截面圖；
[0019]圖8A是根據本發明的第六實施例半導體結構的截面圖；
[0020]圖SB是根據本發明的第七實施例半導體結構的截面圖；
[0021 ]圖9A是根據本發明的第八實施例半導體結構的截面圖；
[0022]圖9B是根據本發明的第九實施例半導體結構的截面圖；
[0023]圖9C是根據本發明的第十實施例半導體結構的截面圖；
[0024]圖9D是根據本發明的第十一實施例半導體結構的截面圖；
[0025]圖9E是根據本發明的第十二實施例半導體結構的截面圖；
[0026]圖1OA是根據本發明的第十三實施例半導體結構的截面圖；
[0027]圖1OB是示出由第十三實施例半導體結構產生和/或有助于理解第十三實施例半導體結構的信息的曲線圖；
[0028]圖1lA是根據本發明的第十四實施例半導體結構的截面圖；
[0029]圖1lB是第十四實施例半導體結構的電路圖；
[0030]圖1lC是示出由第十四實施例半導體結構產生的和/或有助于理解第十四實施例半導體結構的信息的圖；
[0031]圖12A是根據本發明的第十五實施例半導體結構的截面圖；
[0032]圖12B是根據本發明的第十六實施例半導體結構的截面圖；
[0033]圖12C是示出由第十五實施例半導體結構產生的和/或有助于理解第十五實施例半導體結構的信息的圖；以及
[0034]圖12D是根據本發明的第十七實施例半導體結構的截面圖。
【具體實施方式】
[0035]本發明的某些實施例認識到:(i)可以利用用于非結晶材料(例如，非晶Si)的主流大面積沉積技術在薄的單晶襯底上加工具有C-Si溝道和PECVD接觸區域的薄膜異質結場效應晶體管(HJFET)裝置，和/或(b)具有c-Si溝道和PECVD接觸區域的薄膜異質結場效應晶體管(HJFET)裝置提供了基本高于a-S1:H TFT的性能；(ii)這些HJFET裝置的c_Si溝道也可以利用各種已知的技術由重結晶化的多晶硅(多晶-Si)形成；(iii)這樣的HJFET的柵極區域可以包括結構上與具有本征薄層的異質結太陽能電池的發射極類似的a-S1:H; (iv)源極區域和漏極區域可以包括利用與a_S1:H相同PECVD反應器在接近200°C (恰當地低于250°C)的溫度在C-Si上外延生長的氫化的結晶硅(c-S1:H);和/或(V)該方法允許使用現有的a-S1:H沉積基礎結構用于制造這樣的HJFET裝置。
[0036]在本發明的某些實施例中，將阻擋結構并入到結型場效應晶體管(JFET)裝置的柵極堆疊中，以基本抑制在柵極結被正向偏置時的柵極電流。結果，獲得具有類似MOSFET那樣特性的常斷型JFET裝置。所述JFET裝置包括柵極區域、源極區域和漏極區域，并且可以通過例如等離子增強化學氣相沉積(PECVD)在薄膜結晶Si(C-Si)襯底上在低于200 °C (恰當地低于250°C)的溫度形成。HJFET裝置可以與在同一c-Si襯底上制造的MOSFET裝置集成，以形成互補電路。
[0037]對于當前的現有技術，本發明的某些實施例認識到一個或多個如下事實、潛在問題和/或改進的潛在范圍:(i)JFET或HJFET具有比MOSFET簡單的結構；(ii)HJFET結構優于更通常使用的金屬-氧化物-半導體場效應晶體管(MOSFET)的優點包括由于消除了低溫柵極電介質而導致的確認的a-S1:H/c-Si異質結的穩定性以及降低的工作電壓；(iii)盡管有這些優點，但如果柵極異質結被正向偏置，則HJFET裝置易于有高的柵極泄漏;和/或(iv)該缺點將HJFET裝置的實際應用限φ?倒常通型(normally-ON)晶體管。
[0038]結果，本發明的某些實施例可以包括一個或多個如下特征、特性和/或優點:(i)具有改善的柵極堆疊以阻擋正向偏置下的柵極電流的JFET和/或HJFET結構；(ii)利用常規的JFET或已知的HJFET結構不能夠實現的常斷型裝置；(iii)與主流的用于生產(i)和/或(ii)的裝置的大面積工藝兼容的相同沉積技術的使用；(iv)在有源矩陣有機發光二極管(AMOLED)背板的像素電路中的應用;和/或(V)通過(i)和/或(ii)的裝置與在同一襯底上制作的MOSFET裝置的互連形成互補電路。
[0039]本發明的某些實施例認識到:(i)上面所描述的特征、特性和/或優點可以具有將AMOLED背板驅動器/控制電路集成在與HJFET背板相同的襯底上的價值；(ii)上面所描述的特征、特性和/或優點可以具有實現用于大面積電子裝置中的其它應用(諸如，邏輯和存儲器)的互補電路的價值，假設可獲得充分可靠的MOSFET裝置的話；(iii)對于這樣的應用的可靠性要求通常沒有對于AMOLED像素中的驅動晶體管(其以直流(DC)(也就是說，以100%占空比)操作)的可靠性要求嚴格；(iv)常規的在玻璃上硅(S1G)襯底上具有P溝道MOSFET和N溝道MOSFET的互補電路要求直至600°C的工藝溫度以用于P+和n+注入的源極區域和漏極區域的激活；(V)對于調節閾值電壓和降低閾值電壓對與絕緣襯底(例如，掩埋氧化物(BOX)或玻璃)相關聯的寄生的固定和/或俘獲的電荷的靈敏度，溝道注入是期望的；(vi)諸如(iv)中的高激活溫度排除了寬范圍的低成本和柔性襯底的使用;和/或(vii)相反，本發明的某些實施例僅要求一種類型的襯底摻雜，從而消除了對于襯底制備之后另外的襯底摻雜的需要。
[0040]本發明的某些實施例可以包括互補電路方案，其中N溝道HJFET和P溝道MOSFET的組合包括:N溝道HJFET，其提供比P溝道HJFET高的驅動電流(由于電子比空穴高的迀移率)，以及P溝道M0SFET，其對浮置體區效應(floating-body)(諸如，早期擊穿/扭結(kink)效應)遠不如N溝道MOSFET敏感，和/或其中預期HJFET裝置對浮置體區效應免疫而不管襯底類型(因為在HJFET結構中并不存在MOSFET結構固有的寄生雙極晶體管)。
[0041]本發明的某些實施例認識到:(i)常斷型HJFET裝置可以通過在柵極異質結中并入a-S1:H阻擋堆疊來生成，以基本抑制在正向偏置情況下的柵極泄漏；和/或(ii)這樣的HJFET裝置可以與MOSFET集成在同一 c-Si襯底上，以實現互補電路。
[0042]圖1A和IB中所示的分別是HJFET10a和10b的示意截面圖，其是本發明的實施例兩個變型。這些以及其它實施例可以例如通過在Hekmatshoar-Tabari等人2013年3月15日提交的名稱為“Thin film hybrid junct1n field effect transistor”的美國專利公開N0.20130328110Al中描述的任何一般性工藝形成。
[0043]HJFET 10a和10b每一個包括:絕緣襯底102;第一導電類型的結晶半導體材料104;漏極堆疊101;源堆疊103;柵極堆疊105;第一導電類型的摻雜的氫化結晶半導體材料106a和106b;導電的(例如，金屬)電極接觸108a、108b以及108c;可選的，本征的氫化的非結晶半導體材料IlOa和IlOb;第二導電類型的摻雜的氫化非結晶半導體材料112，第二導電類型與第一導電類型相反；以及第一導電類型的摻雜的氫化非結晶半導體材料11LHJFET10a還包括鈍化材料層部分116。在HJFET 10a和10b兩者中，柵極堆疊105的層114(在呈現時，與可選的本征層IlOb—起)在此也被稱作增加層(或阻擋堆疊)120。
[0044]如在此所使用的，導電類型可以是下列中的任一種:(i)p型，其中“空穴”作為多數電荷載流子，諸如在摻雜有生成價電子的空缺的雜質的半導體材料中那樣;或者(ii)n型，其中電子作為多數電荷載流子，諸如摻雜有貢獻自由電子的雜質的半導體材料。在使用摻雜劑的情況下，其在材料中的存在可以是分級的或均勻一致的。
[0045]HJFET 10a和10b的各種元件如圖中所示布置。在這些特定的實施例中，HJFET具有薄膜硅的多樣性，柵極堆疊具有經由PECVD工藝在200°C形成的a-S1:H，而源極堆疊和漏極堆疊具有也經由PECVD工藝在200°C形成的c-S1:H。絕緣襯底102是掩埋氧化物(Β0Χ)，第一導電類型是η型，而結晶半導體材料104是η型c-Si絕緣體上硅(SOI)，其具有摻雜濃度Nd=?5X 117原子/cm3和溝道厚度tsi = 32nm。轉移的娃或多晶娃(多晶Si)是用于所述半導體襯底的其它可行的替代。第二導電類型是P型。端到端裝置長度L = 40ym，而柵極105的長度是ΙΟμπι。鈍化材料層部分116具有氧化物絕緣體材料。摻雜的氫化結晶半導體材料106a和106b是n+c-S1:H，本征的氫化非結晶半導體材料IlOa和IlOb是i a_S1:H，摻雜的氫化非結晶半導體材料112是p+a-S1:H，而摻雜的氫化非結晶半導體材料114是n+a-S1:H。
[0046]本發明的某些實施例認識到:對于與圖1A和IB的實施例類似但沒有增加層120的實施例，期望的特性包括低電壓和適中的亞閾值斜率(例如，對于襯底104的摻雜濃度Nd =?2 X 118Cnf3的裝置，夾斷電壓Vp = -0.6V，亞閾值斜率為?70mV/dec(十倍))，而不期望的特性包括必須保持反偏置的柵極結，從而常斷型裝置是不可能的。對于這樣的實施例，夾斷電壓可以通過下式近似:
[0047]Vp^Vb1-(qXND/2Xesi) Xtsi2
[0048]其中，Vbi是內建電位，q是電子電荷，εSi是娃的介電常數。盡管Vp可以為負，或為正直至Vbi，但是柵極結被正向偏置在正電壓，因此Vp必須被選擇為負以避免大的柵極電流，導致常通型裝置。另外，不管裝置是常通型還是常斷型，在常規的JFET裝置中的典型的大的柵極泄漏都是不期望的。
[0049]對于詳盡說明，從上式可以明白:基于c-Si的HJFET裝置的Vp取決于c-Si襯底摻雜(Nd)和厚度(tSl)。對于η型c-Si襯底，負的Vp對應于常通型裝置，其中溝道在零柵極偏置下導通，并且需要負的柵極偏置以夾斷溝道。在負的柵極偏置下，柵極異質結被反向偏置，并因此柵極電流小。降低溝道摻雜和/或厚度會導致正的VP，對應于常斷型裝置，其中溝道在零柵極偏置下夾斷，并且需要正的柵極電壓以導通或不夾斷溝道。然而，正的柵極電壓使柵極異質結正向偏置，導致大的柵極電流。
[0050]在本發明的某些實施例中，通過對HJFET柵極增加n+S1:H/ia_S1:H阻擋堆疊來解決該問題。圖1A和IB的實施例(具有阻擋堆疊120)例示了該手段。阻擋堆疊120形成與p-1-n柵極異質結(112、110a和104)串聯的n-1-p a_S1:H二極管(114、110b和112)。在柵極異質結被正向偏置時，柵極電流受反偏的n-1-p a-S1:H二極管限制。通過增加阻擋堆疊中的i a-S1:H層的厚度，降低了柵極電流，如根據n-1-p a-S1:H二極管的操作原理所期望的那樣。在圖2的曲線圖200中示出了該情況，示出了類似圖1A的但沒有阻擋堆疊120的HJFET的柵極電流(線201)，類似圖1A的但沒有i層IlOb的HJFET的柵極電流(線202)，類似圖1A的但具有薄的(<10nm)i層IlOb的HJFET的柵極電流(線203)，以及類似圖1A的但具有厚的(?75nm)i層11 Ob的HJFET的柵極電流(線204)。
[0051 ]圖3A和3B的曲線圖300a和300b分別示出了另一示例。除示出了作為柵極-源極電壓的函數的漏極電流以外，這些圖還示出了對于類似圖1A的實施例的柵極電流，其中襯底104的摻雜濃度為Nd =?2X1018cm—3。圖3A示出了對于在阻擋堆疊中具有1nm i a_S1:H層IlOb的裝置的性能，而圖3B示出了對于在阻擋堆疊中具有10nm i a_S1:H層IlOb的裝置的性能。在兩種情況中，阻擋柵極堆疊120基本上阻擋在正柵極電壓下的柵極電流。較厚的ia_S1:H層被示出為更有效，根據應用的不同要求這可以不是必然如此的。
[0052]圖4的曲線圖400回到了在柵極阻擋堆疊中具有厚的(?75nm)i層IlOb的類似圖1A的HJFET，示出了其轉移特性。盡管厚的i a-S1:H層IlOb(諸如，?75nm的這樣厚的)將柵極電流降低到非常低的水平(接近于用于圖中的示例的參數分析儀的測量極限)，但是其也導致差的裝置靜電特性。這從圖4中可見的增加的?lOOmV/dec的亞閾值斜率(與沒有阻擋堆疊的情況下的?75mV/dec的相反)和在10—lt3A的量級大的關斷電流(而不是接近10—12)，可以確證。這些結果可歸因于由于厚的i a-S1:H層而導致的增加的柵極電容。另外，夾斷電壓Vp向左偏移(從?0.18V到?-0.3V)，并由于跨所述厚的i a-S1: H層的柵極電壓降，驅動電流相對于類似地構造的無阻擋層裝置降低。
[0053]相反，薄的ia-S1:H層(〈10nm)可以僅以裝置特性中的小的代價仍基本上抑制柵極電流(抑制超出六個數量級)。在圖5A和5B的曲線圖500a和500b中示出了該情況，其分別示出了在阻擋堆疊120中具有薄的i a-S1:H層IlOb的類似圖1A的HJFET的轉移特性和輸出特性。相比沒有阻擋堆疊的情況(?75mV的亞閾值斜率)，亞閾值斜率的增加為?lOmV/dec，Vp的降低為?60mV(從?0.18v到?0.12V)，而關斷電流的增加可忽略。a-S1:H柵極堆疊的總厚度(包括所述阻擋堆疊)為低于50nm。
[0054]在本發明的某些實施例中:(i)增加層的目的是反對正偏壓下的柵極電流；(ii)增加層中的i a-S1:H層是可選的，并且可以省略;和/或(iii)可以在第二導電類型的柵極堆疊層插入可選的導電層(例如，金屬)以避免該層的完全耗盡。圖6中示出了具有這樣的可選的導電層的實施例600。實施例600與圖1B的實施例類似，但p+a-S1:H層112分裂成層112a和112b，其間插入導電金屬層602。
[0055]還應注意:(i)圖1A和IB的n+c-S1: H層106a和106b是這些層的非限制性示例；在源極和漏極處可以使用任何歐姆接觸，包括但不限于摻雜的氫化結晶半導體材料或摻雜的氫化非結晶半導體材料;和(ii)在這里呈現的許多實施例中，出于示例性的目的使用了η型C-Si襯底(也就是說，第一導電類型是η型的實施例)，但也可以使用P型實施例。
[0056]其它的包括增加層120的柵極堆疊變型也是可能的。圖7Α、7Β、8Α、8Β和9Α-9Ε中提供了這些替代方案的一些附加示例。例如，圖7Α的HJFET 700a與圖1B的HJFET 10b類似，除了結晶層712代替了非-結晶層112以及在柵極堆疊105中不存在可選的本征層110a。在該實施例中，層712是第二導電類型的p+c-S1:H摻雜的氫化結晶半導體材料，其外延生長在結晶襯底層104上。圖7B的實施例700b也是類似的，除了層712存在于層112下，而不是替代層112。在某些實施例中，結晶層僅生長在其它結晶層上，因為生長是外延的(也就是說，層遵照在其上生長該層的層的晶體結構)。在某些實施例中，僅生長的柵極堆疊105的第一層是結晶的，柵極堆疊中的其它層是非晶的。只要柵極堆疊中的至少一個層是非晶的(也就是說，只要存在具有不同帶隙的相鄰的半導體層)，該裝置就被看作HJFET。
[0057]圖8A的HJFET 800a類似于圖1B的HJFET 100b，除了附加的層812和814。層812是第二導電類型的摻雜的氫化非結晶半導體材料層，并且包括帶隙比摻雜的氫化非結晶半導體材料層112的帶隙降低的半導體材料。層814是第一導電類型的摻雜的氫化非結晶半導體材料層，并且包括帶隙比摻雜的氫化非結晶半導體材料層114降低的半導體材料。在某些實施例中，僅使用兩個附加的層812和814中的一個。
[0058]在圖8B的HJFET 800b中，HJFET 10b的層112和114每一個分別被多層堆疊112a_c和114a_c取代，其中每一個多層堆疊都包括交替的寬帶隙和窄帶隙半導體材料的層，術語“寬”和“窄”是相對于彼此而言的。注意，盡管該實施例以及其它實施例描述了這樣的增加層120，其就在每一部分中具有相同數量的子層的意義而言是對于柵極堆疊的無增加部分是對稱的，但是并不必然是這種情況。例如，在某些實施例中，來自圖1B的兩個層112和114中的僅一個是多層堆疊。
[0059]圖9A-E分別示出了肖特基JFET裝置900a_e，每一個都根據本發明一個實施例。肖特基結可以由例如氫化的非晶硅和導電材料(諸如金屬或透明的導電氧化物)形成。關于通常的肖特基JFET裝置(但沒有阻擋堆疊I 20)以及制造的內容的進一步細節可以見Hekmatshoar-Tabari 等人在 2013年 3 月 15 日提交的名稱為 “Thin film hybrid junct1nfield effect transistor” 的美國專利公開N0.201303281 1Al。
[0060]圖9A的肖特基JFET900a包括肖特基柵極接觸912以及用于阻擋堆疊120的p-1_n阻擋堆疊。在某些實施例中:(i)肖特基柵極接觸912(例如，由金屬、金屬-半導體合金(諸如，硅化物)、或適當摻雜的金屬-半導體合金形成)具有高的功函數(例如，>4.5eV)以形成與η型SOI溝道層104的肖特基接觸，但與p+a-S1:H層112形成歐姆接觸;和/或(ii)頂部導電層108c具有低的功函數(例如，<4.0eV)以與n+a-S1:H層114形成歐姆接觸。
[0061 ]圖9B示出了肖特基JFET 900b，其實與實施例900a類似但沒有p+a-S1:H層112的實施例。如同肖特基裝置900a，JFET 900b具有肖特基柵極接觸912以及阻擋堆疊120。再次地，肖特基柵極接觸912(金屬、硅化物或其他的肖特基接觸材料)可以具有高的功函數(例如，〉4.5eV)以與η型SOI溝道層104形成肖特基接觸。阻擋堆疊120(這里，其作為肖特基阻擋堆疊)的勢皇高度近似等于肖特基柵極接觸912和n+a-S1:H層114之間的功函數差。頂部導電層108c可以具有低的功函數(例如，〈4.0eV)以與n+a-S1:H層114形成歐姆接觸。
[0062]圖9C示出了肖特基JFET900c，其實與實施例900b類似但沒有n+a_S1:H層114的實施例。如同肖特基JFET 900b，肖特基JFET 900c包括肖特基柵極接觸912和用作阻擋堆疊120的肖特基阻擋堆疊。再次地，肖特基柵極接觸912(金屬、硅化物或其它肖特基接觸材料)可以具有高的功函數(例如，>4.5eV)以與η型SOI溝道層104形成肖特基接觸。頂部導電層108c(金屬、硅化物或其他的導電材料)可以具有低的功函數(例如，〈4.0eV)。阻擋堆疊120的勢皇高度近似等于肖特基柵極接觸912和導電層108c之間的功函數差。
[0063]圖9D示出了肖特基HJFET900d。肖特基HJFET 900d包括異質結柵極接觸I1a和112，以及肖特基阻擋堆疊(包括本征層IlOb和導電層108c)以用于阻擋堆疊120。沒有n+a-S1:H層114。頂部導電層108c(金屬、硅化物或其它導電材料)可以具有低的功函數(例如，〈4.0eV)。阻擋堆疊120的勢皇高度近似等于p+a-S1:H層112和導電層108c之間的功函數差。在其它實施例中，可以使用結晶層材料諸如P+c-S1:H 712代替底部i a-S1:H層110a(例如，如圖7A中那樣)，或者可以將p+a-Ge:H(或者具有不同帶隙的某些其它材料)增加在p+a-S1:H層112上(或者插入至ljp+a-S1:H層112中)(例如，如圖8A中那樣)。
[0064]圖9E示出了肖特基HJFET900e。肖特基HJFET 900e包括異質結柵極接觸I1a和112以及用于阻擋堆疊120的肖特基阻擋“堆疊”(在這種情況下，該“堆疊”是112/lOSc肖特基結)。頂部導電層108c(金屬、硅化物或其它導電材料)可以具有低的功函數(例如，〈
4.0eV,或者〈3.5eV)，以與ρ+a-S1:H層112形成肖特基結。阻擋“堆疊” 120的勢皇高度近似等于p+a-S1:H層112和導電層108c之間的功函數差。在其它實施例中，可以使用結晶層材料諸如p+c-S1:H 712代替底部i &^!1層110&(例如，如圖74中所示的那樣)，或者可以將?+&-Ge:H(或者具有不同帶隙的某些其它材料)增加在p+a-S1:H層112上(或者插入到p+a-S1:H層112中)(例如，如圖8A中所示的那樣)。
[0065]本發明的某些實施例認識到:(i)在某些感興趣的應用中，諸如通過到玻璃或者塑料上的層轉移的襯底制備中，僅一種類型的襯底(η或者P)是可用的；(ii)在這樣的襯底上，JFET和MOSFET可以生成互補電路，諸如反相器；(i ii)然而，對于常通型JFET，輸出電壓從近似地(GND)到近似電源(VDD)的全擺幅是不可能的；(iv)利用在此公開的JFET結構常斷型裝置是可能的;和(V)作為(iv)的結果，全擺幅是可行的。
[0066]圖1OA示出了以反相器結構1000形式的這樣的裝置。結構1000包括MOSFET 1010和JFET 1020，兩者形成在掩埋氧化物(BOX) 1001上。不同于先前的形成在η型襯底上的示例實施例，結構1000形成在P型SOI c-Si襯底1002a和1002b上。除SOI 1002a以外，MOSFET 1010還包括:n+源極和漏極層區域1003a和1003b;高相對介電常數(高k)柵極電介質區域1004;以及電極層區域1005。除SOI 1002b以外，JFET 1020還包括:n+柵極層區域1003c ;本征層1006以及P+柵極層區域1007，在該實施例中其一起構成增加層120;以及，電極接觸層區域1005 o JFET 1020是一種常斷型裝置，VKOV。該結構通過在JFET的柵極堆疊105中包含阻擋堆疊120而使得可行。
[0067]圖1OB 的曲線圖 1050示出了MOSFET 1010(線 1052)和 JFET 1020(線 1054)的作為柵極電壓的函數的輸出電流特性。如從圖可以看到的，對于JFET 1020的小于OV的Vp以及對于MOSFET11的大于OV的閾值電壓(V?) —起允許全擺幅操作。
[0068]圖1lA提供了以反相器1100形式的互補電路裝置的另一圖示。反相器1100包括MOSFET 1110和HJFET 10a(見圖1A)，兩者形成在BOX 102上。反相器1100是η型裝置，MOSFET 1110和HJFET 10a兩者制作在η型c_Si襯底層區域104上。HJFET 10a的元件先前已經描述了。P溝道MOSFET 1110的元件包括:25nm厚的P+氫化的微晶Si(yc-S1: H)源極層區域和漏極層區域1112;25nm厚的氧化鋁(Al2O3)柵極電介質1114;以及電極接觸1116。1112和1114層區域兩者在低于200°C的溫度沉積。出于說明HJFET裝置到互補電路的應用的目的，MOSFET 1110外部地連接到HJFET 10a，如圖中所示。注意，該P溝道MOSFET實施例僅僅意圖說明互補功能的可行性，因此其如所描述的結構(例如，Al2O3柵極電介質)或制造工藝并不必然是最優的。圖1lA示出了通過連接在同一η型c-Si襯底上制作的N溝道HJFET和P溝道MOSFET而形成的反相器結構。圖1lB的電路示意圖1150示出了組合P MOSFET 1110和ηHJFET I OOa的該同一電路元件，但該結構被抽象。
[0069]圖1IC的曲線圖1180示出了圖1IA的HJFET/M0SFET反相器的輸出特性。對于如IV那么低的電源電壓，也觀察到了互補功能。通過將電源電壓從IV增加到2.5V，反相器增益從?20增加到?40。通過改善所采用的P溝道MOSFET，很可能改善反相器性能。盡管圖1OA至IIC示出了互補電路反相器，但是如本領域普通技術人員鑒于本公開將容易地明白的，類似地，其它電路，諸如靜態隨機存取存儲器(SRAM)單元、傳輸晶體管、鎖存器、邏輯門等，也是可能的。
[0070]在這里描述的所有實施例中，可以可選地通過在導電襯底(載體基板)上或者在與導電電極接觸的半導體襯底上設置掩埋絕緣體(諸如BOX 102)而包含背柵電極。如本領域中已知的，施加偏置電壓到MOSFET的背柵極調制溝道材料(諸如，SOI 104)內的費米能級(Fermi level)，因此調制MOSFET的閾值電壓。類似地，對JFET施加背柵極電壓調制溝道材料中的費米能級并因此調制夾斷電壓。在某些實施例中，所公開的設置在同一襯底上的JFET/M0SFET反相器或者其它互補電路裝置可以共享公共背柵極。
[0071]裝置1200a和1200b是本發明的背柵極實施例的示例。其分別在圖12A和12B中。裝置1200a和1200b與圖1A的HJFET裝置10a類似，除了添加了背柵極，通過在圖12A中直接在導電襯底1208(諸如金屬)上的BOX 102形成，以及在圖12B中通過導電電極1208上的半導體載體基板1204上的BOX 102形成。
[0072]圖12C呈現曲線了圖1250，示出了HJFET1200b(也即，具有載體基板)的轉移特性。Vbc是背柵極電壓，而Vd是漏極電壓。最后，圖12D示出了反相器1280，類似圖1lA的反相器1100，但具有通過導電電極1208上的載體基板1204(如上面討論的，在某些實施例中可以省略載體基板)形成的背柵電極。
[0073]在本發明的某些實施例中，將薄的阻擋結構并入異質結型場效應晶體管(HJFET)裝置的柵極堆疊中，以基本抑制在柵極異質結被正向偏置時的柵極電流。結果，可以獲得具有類似MOSFET那樣的特性的常斷型HJFET裝置。該HJFET裝置包括:柵極區域、源極區域和漏極區域，其可以例如通過等離子增強化學氣相沉積在低于200°C的溫度形成在薄膜結晶Si襯底上。在本發明的某些實施例中，通/斷比可以大于106，操作電壓低至IV，和/或可以獲得?85mV/dec的亞閾值斜率。HJFET裝置可以與在同一結晶Si襯底上制造的MOSFET裝置集成，以形成互補電路。
[0074]本發明的某些實施例包括:(i)JFET裝置，其中柵極包括半導體結；(i i)常斷型薄膜硅異質結場效應晶體管(HJFET); (iii)常斷型薄膜HJFET裝置，具有在結晶Si(C-Si)襯底上的低溫PECVD接觸；(iv)通過在柵極中并入阻擋堆疊而抑制HJFET裝置的柵極電流；(V)具有包括p/n/p或者n/p/n結(具有或者沒有可選的i層)的柵極區域的JFET裝置;和/或(vi)通過集成上面描述的任意JFET裝置與在同一 c-Si襯底制備的MOSFET裝置而形成的互補電路。
[0075]已經出于示例說明的目的呈現了本發明的多種實施例的說明，然而該說明意圖不是窮盡性的或者限于所公開的實施例。本領域普通技術人員將明白許多修改和變型，而不偏離本發明的精神和范圍。例如，用于在此公開的裝置的各種層的層形成工藝可以包括化學氣相沉積(CVD) ,PECVD、熱線化學氣相沉積(HWCVD)、原子層沉積、濺射、鍍和/或其它技術，而所使用的半導體、金屬、絕緣體和/或合金材料可以單獨地或者如本領域普通技術人員已知的不同組合地包括硅(Si)、鍺(Ge)、碳(C)和許多其它元素。在此使用的術語被選擇來更好地解釋實施例的原理、可行的應用或者對市場中發現的技術的技術改進，或者來使本領域普通技術人員能夠理解在此公開的實施例。
[0076]為了理解和/或解譯本文檔，下面的段落提出了對于某些詞或術語的某些定義。
[0077]本發明:不應當被看作是通過術語“本發明”描述的主題被在提交時的權利要求或者被在專利審查之后可能最終發布的權利要求所覆蓋這樣的絕對指示;盡管術語“本發明”被用來幫助讀者得到這里的公開被認為潛在地是新穎的總體感覺，但是這樣的理解，如術語“本發明”的使用所指示的，是試驗性的和臨時的，并在專利審查過程中隨著相關信息的發展以及隨著權利要求被潛在地修改而經受改變。
[0078]實施例:見上面的“本發明”的定義，類似的條款也適應于術語“實施例”。
[0079]和/或:包含性的或;例如A、B“和/或” C意指A、B和C中的至少一個為真以及可適用。
[0080]電連接:意指直接電連接，或間接電連接，從而使得存在中間的元件;在間接電連接中，中間的元件可以包括電感器和/或變壓器。
[0081 ]結晶材料:其是單晶、多結晶或多晶的任意材料。
[0082]非結晶材料:不是結晶的任意材料;包括其是非晶、納晶或微晶的任意材料。
[0083]本征材料:這樣一種半導體材料，其基本上無摻雜原子，或者其中摻雜劑原子的濃度小于115原子/cm3。
[0084]異質結:在具有不同帶隙的兩種半導體材料(例如，c-Si/a-S1:H)之間形成的任意結(與在具有相同帶隙的兩種半導體(諸如c-Si/c-S1:H)之間的形成的結(其稱作"同質結")相反)。
[0085]阻擋堆疊:就結型場效應晶體管(JFET)裝置的柵極而言，是這樣一種結構，其基本上抑制在柵極結被正向偏置時的柵極電流;可以包括一個或多個層的金屬和/或半導體材料，和/或肖特基結。
[0086]互補:就場效應晶體管(FET)而言，以相反的方式響應給定的柵極電壓的一對FET;也即，在該對中的一個成員導通時，另一個關斷，反之亦然。
【主權項】
1.一種結型場效應晶體管(JFET)，包括: 溝道區；以及 柵極區域； 其中: 所述柵極區域包括第一柵極子區域以及第二柵極子區域； 所述第一柵極子區域與所述溝道區形成結； 所述第二柵極子區域與所述第一柵極子區域形成結； 所述溝道區以及所述第二柵極子區域包括第一導電類型的材料；以及所述第一柵極子區域包括第二導電類型的材料，所述第二導電類型不同于所述第一導電類型。2.如權利要求1所述的JFET，其中: 所述溝道區包括結晶材料；以及 所述柵極區域包括氫化的硅材料。3.如權利要求1所述的JFET，其中: 所述第一導電類型是P型；以及 所述柵極區域與所述溝道形成(:0口/11/^、(;[；0口/1/11八)、(;[;[；0口/11/;[八)或(;^)口八/11/;!7P結。4.如權利要求1所述的JFET，其中: 所述第一導電類型是η型；以及 所述柵極區域與所述溝道形成(:011八)/11、(；[；011/；[/^/11、(；[；[；011八)/1/11或(；^)11/；[八)/；!7η結。5.如權利要求1所述的JFET，還包括: 設置在所述第一柵極子區域和所述第二柵極子區域之間的導電層。6.如權利要求1所述的JFET，其中所述溝道包括單晶或多晶硅。7.如權利要求1所述的JFET，其中所述柵極區域包括氫化的非晶硅、氫化的結晶硅、或其組合。8.如權利要求1所述的JFET，其中所述柵極子區域結中的一者或兩者是肖特基結。9.如權利要求8所述的JFET，其中所述肖特基結中的至少一個由氫化的非晶硅和導電材料形成。10.如權利要求9所述的JFET，其中所述導電材料是金屬或透明的導電氧化物。11.如權利要求1所述的JFET，其中所述JFET包括薄膜晶體管。12.如權利要求1所述的JFET，其中所有裝置層經由等離子增強化學氣相沉積(PECVD)工藝在低于250攝氏度的溫度沉積在支撐襯底上。13.如權利要求1所述的JFET，還包括通過電介質耦接到所述溝道區的背柵極。14.如權利要求13所述的JFET，其中所述電介質是掩埋氧化物。15.如權利要求1所述的JFET，其中所述JFET是異質結JFET(HJFET)。16.—種互補電路，包括結型場效應晶體管(JFET)和金屬-氧化物-半導體場效應晶體管(MOSFET)，每一個都具有柵極、漏極和源極電極以及溝道區； 其中: 所述JFET包括柵極區域； 所述JFET的柵極區域包括第一柵極子區域以及第二柵極子區域； 所述第一柵極子區域與所述JFET溝道區形成結； 所述第二柵極子區域與所述第一柵極子區域形成結； 所述MOSFET溝道區和JFET溝道區以及所述第二柵極子區域包括第一導電類型的材料；所述第一柵極子區域包括第二導電類型的材料，所述第二導電類型不同于所述第一導電類型；以及 所述JFET的柵極、漏極或源極電極中的至少一個相應地電連接到所述MOSFET的柵極、漏極或源極電極。17.如權利要求16所述的互補電路，其中所述JFET和MOSFET中的至少一個包括通過電介質耦接到相應的所述JFET或MOSFET的溝道區的背柵極。18.如權利要求16所述的互補電路，其中所述互補電路是反相器、互補傳輸晶體管、靜態隨機存取存儲器單元、鎖存器和/或邏輯門的一部分。19.一種結型場效應晶體管(JFET)，包括: 溝道區；以及 柵極區域； 其中: 所述柵極區域與所述溝道區形成結； 所述柵極區域包括至少一個肖特基結；以及 所述柵極區域包括阻擋堆疊。20.如權利要求19所述的JFET，其中所述JFET是互補電路的一部分。
【文檔編號】H01L29/80GK105960713SQ201580005427
【公開日】2016年9月21日
【申請日】2015年1月20日
【發明人】B·海克馬特少巴塔瑞, G·G·莎赫迪
【申請人】國際商業機器公司