靜電保護電路的制作方法
【專利摘要】一種靜電保護電路，包括第一電源線和第二電源線。所述靜電保護電路包括連接在所述第一電源線和所述第二電源線之間的觸發電路，并且響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號。所述靜電保護電路還包括被所述觸發信號控制的分流元件，并且包括連接在所述第一電源線和所述第二電源線之間的主電流路徑。所述靜電保護電路還包括控制電路，所述控制電路連接在所述第一電源線和所述第二電源線之間并且提供控制信號，以在所述第一電源線和所述第二電源線之間的所述電壓差超過預定電壓時，增大所述分流元件的導電率。
【專利說明】靜電保護電路
[0001]相關申請的交叉引用
[0002]本申請基于2015年3月9日提交的日本專利申請N0.2015-046362并且要求該日本專利申請的優先權權益，通過引入將該日本專利申請的整體內容并入本文。
技術領域
[0003]本文所描述的實施例總體上涉及靜電保護電路。
【背景技術】
[0004]迄今為止，已經針對靜電放電(ESD)提出了保護電路的各種提案。ESD指從帶電體或機械到半導體器件的放電、以及從帶電半導體器件到接地電位的放電。當半導體器件中發生ESD時，大量的電荷作為電流從端子流入半導體器件，并且電荷在半導體器件內部產生高電壓，從而引起例如內部元件的電介質擊穿并且隨后在半導體器件中引起故障。
[0005]靜電保護電路的代表性示例是RC觸發(RCT)MOS電路。RCTMOS電路使用包括串聯電路的觸發電路，串聯電路包括串聯連接在電源端子之間的電阻器和電容器。將電阻器和電容器之間的連接點處的電壓設定為觸發信號，該觸發信號用于驅動分流晶體管來對靜電浪涌進行放電。通過導通分流晶體管，ESD浪涌的放電電流在電源線中流動，并且高電壓可以施加到還連接到電源線的內部電路。期望避免由于ESD浪涌的放電而施加的高電壓所導致的對內部電路的破壞。
【發明內容】
[0006]實施例的目的是提供能夠抑制對內部電路的破壞的靜電保護電路。
[0007]實施例提供了一種靜電保護電路，包括:
[0008]觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號；
[0009]分流元件，包括所述第一電源線和所述第二電源線之間的電流路徑，所述電流路徑的導電率根據所述觸發信號而被控制；以及
[0010]控制電路，連接在所述第一電源線和所述第二電源線之間，并且被配置為向所述分流元件提供控制信號，以在所述控制電路檢測到所述第一電源線和所述第二電源線之間的所述電壓差超過預定電壓時，增大所述電流路徑的所述導電率。
[0011]此外，實施例提供了一種靜電保護電路，包括:
[0012]觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號；
[0013]第一金屬氧化物半導體(MOS)晶體管，具有被提供所述觸發信號的柵極，并且具有連接在所述第一電源線和所述第二電源線之間的主電流路徑；以及
[0014]控制電路，連接在所述第一電源線和所述第二電源線之間，其中，所述控制電路包括:
[0015]第一電阻器和第一二極管，串聯連接在所述第一電源線和所述第二電源線之間，以及
[0016]第二金屬氧化物半導體(MOS)晶體管，具有連接到所述第一電阻器和所述第一二極管之間的連接節點的柵極，并且具有連接在所述第一電阻器的第一末端和所述第一 MOS晶體管的所述柵極之間的主電流路徑，所述第一電阻器的所述第一末端連接到所述第一電源線并且所述第一電阻器的第二末端連接到所述連接節點。
[0017]此外，實施例提供了一種靜電保護電路，包括:
[0018]觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號；
[0019]第一金屬氧化物半導體(MOS)晶體管，具有被提供所述觸發信號的柵極，并且具有連接在所述第一電源線和所述第二電源線之間的主電流路徑；以及
[0020]控制電路，連接在所述第一電源線和所述第二電源線之間，其中，所述控制電路包括:
[0021]第一電阻器和第一多個二極管，串聯連接在所述第一電源線和所述第二電源線之間，以及
[0022]第二金屬氧化物半導體(MOS)晶體管，具有連接到所述第一電阻器和所述第一多個二極管之間的連接節點的柵極，所述第一多個二極管以陽極接陰極的方式彼此串聯連接在所述連接節點和所述第二電源線之間，所述第一多個二極管的陰極末端連接到所述第二電源線，所述第一多個二極管的陽極末端連接到所述連接節點，并且所述第二MOS晶體管的主電流路徑連接在所述第一電阻器的第一末端和所述第一MOS晶體管的所述柵極之間，所述第一電阻器的所述第一末端連接到所述第一電源線，并且所述第一電阻器的第二末端連接到所述連接節點。
【附圖說明】
[0023]圖1描繪了根據第一實施例的靜電保護電路。
[0024]圖2描繪了根據第二實施例的靜電保護電路。
[0025]圖3描繪了根據第三實施例的靜電保護電路。
【具體實施方式】
[0026]根據至少一個實施例，提供了能夠防止內部電路的擊穿的靜電保護電路。
[0027]通常，根據一個實施例，靜電保護電路包括連接在第一電源線和第二電源線之間的觸發電路。觸發電路被配置為響應于第一電源線和第二電源線之間的電壓差的波動或變化(例如，發生在對裝置提供靜電放電時)而輸出觸發信號。靜電保護電路中的分流元件具有第一電源線和第二電源線之間的電流路徑。根據觸發信號來控制電流路徑的導電率。例如，當電壓差在某個電平處或之上時，可以減小電流路徑的電阻。靜電保護電路中的控制電路連接在第一電源線和第二電源線之間。控制電路被配置為向分流元件提供控制信號，以在控制電路檢測到第一電源線和第二電源線之間的電壓差超過預定電壓時，增大電流路徑的導電率。在一些實施例中，可以根據靜電保護電路要保護免受ESD沖擊的內部電路的最大額定電壓來設定預定電壓。
[0028]下文將關于各個附圖來具體描述根據各個實施例的靜電保護電路。本
【發明內容】
的范圍不限于這些示例性實施例，而是包括這些示例的對本領域的普通技術人員而言將顯而易見的變形、組合、修改。
[0029](第一實施例)
[0030]圖1描繪了根據第一實施例的靜電保護電路。在半導體芯片10中提供根據第一實施例的靜電保護電路。根據第一實施例的靜電保護電路包括連接到第一電源端子20的第一電源線24。例如，在正常狀態下向第一電源端子20提供電源等的高電位側的電源電壓VCC。該電路還包括連接到第二電源端子22的第二電源線26。例如，在正常狀態下向第二電源端子22提供低電源側的接地電位VSS。
[0031]根據第一實施例的靜電保護電路包括觸發電路30，觸發電路30在接觸部100處連接到第一電源線24，并且在接觸部101處連接到第二電源線26。例如，經由在半導體芯片10中所提供的絕緣膜(未具體圖示出)中形成的過孔(未具體圖示出)，觸發電路30在接觸部100和接觸部101處連接到第一電源線24和第二電源線26。在此語境下，“過孔”是用于做出層到層的電氣連接的導電元件。第一電源線24、第二電源線26、以及信號輸入/輸出線23以類似的方式連接到其它電路元件。觸發電路30響應于第一電源線24和第二電源線26之間產生的電壓差來輸出觸發信號。
[0032]根據第一實施例的靜電保護電路包括連接在第一電源線24和第二電源線26之間的分流電路32。向分流電路32提供來自觸發電路30的觸發信號。分流電路32包括，例如，連接在第一電源線24和第二電源線26之間的分流元件，該分流元件由具有源極-漏極路徑(即，MOS晶體管的主電流路徑)的MOS晶體管形成(未具體圖示出)。分流電路在接觸部110處連接到第一電源線24，并且在接觸部111處連接到第二電源線26。
[0033]根據第一實施例的靜電保護電路包括連接在第一電源線24和第二電源線26之間的過電壓檢測電路34。過電壓檢測電路34在接觸部120處連接到第一電源線24，并且在接觸部121處連接到第二電源線26。當第一電源線24的接觸部120和第二電源線26的接觸部121之間的電壓超過預定閾值電壓時，過電壓檢測電路34向分流電路32提供控制信號。在增強分流元件的導電率的同時，由過電壓檢測電路34提供的控制信號增大了在分流電路32的分流元件中流動的電流，并且減小了分流電阻。
[0034]內部電路36在接觸部130處連接到第一電源線24，并且在接觸部131處連接到第二電源線26。
[0035]經由連接到輸入/輸出端子21和信號線151的信號輸入/輸出線23，內部電路36接收輸入信號，并且經由輸入/輸出端子21，內部電路36輸出輸出信號。
[0036]ESD保護二極管40的陰極在接觸部140處連接到第一電源線24，并且其陽極在接觸部150處連接到信號輸入/輸出線23。類似地，ESD保護二極管41的陰極在接觸部150處連接到信號輸入/輸出線23，并且陽極在接觸部141處連接到第二電源線26。
[0037]當向第一電源線24施加關于第二電源線26(例如，接地電位)的正ESD浪涌時，觸發電路30向分流電路32提供觸發信號。響應于來自觸發電路30的觸發信號，分流電路32導通(形成第一電源線24和第二電源線26之間的導電路徑)。據此，在第一電源線24和第二電源線26之間形成ESD浪涌的放電路徑。當向第一電源線24施加關于第二電源線26的負ESD浪涌時，由ESD保護二極管(40、41)形成ESD浪涌的放電路徑。
[0038]當向輸入/輸出端子21施加關于第二電源線26的正ESD浪涌時，連接在第一電源線24和第二電源線26之間的觸發電路30做出響應，并且向分流電路32提供觸發信號。響應于該觸發信號，分流電路32導通，并且ESD浪涌的放電路徑在第一電源線24和第二電源線26之間形成。
[0039]通過導通分流電路32，ESD浪涌的放電電流在第一電源線24和第二電源線26中流動。根據此放電電流，電壓降發生在相應的電源線(24、26)的相應的電阻器(27、28)(下文中稱作配線電阻器或配線電阻)中。在接觸部(120、121)處，過電壓檢測電路34連接到對應的電源線(24、26)，接觸部(I 20、121)比接觸部(110、111)更接近輸入/輸出端子21，在接觸部(I 1、111)處，分流電路3 2連接到對應的電源線(24、26)。據此，可以在過電壓檢測電路34的檢測電壓中反映出由于電源線(24、26)中流動的放電電流而發生在配線電阻(27、28)中的電壓降所導致的電壓上升量。在第一電源線24和第二電源線26的整個長度之上的配線電阻可以被視為一致的;然而，為了便于描述，只具體圖示了接觸部110和接觸部120之間的配線電阻27以及接觸部111和接觸部121之間的配線電阻28。
[0040]例如，與分流電路32連接到的接觸部110的電壓相比，由經由分流電路32從輸入/輸出端子21放電的ESD浪涌的放電電流而在配線電阻27中產生的電壓降增大了連接到內部電路36的接觸部(130、131)的電壓。類似地，因為過電壓檢測電路34側上的電壓上升，由分流電路32放電ESD浪涌而施加到內部電路36的電壓的上升可以被過電壓檢測電路34檢測至IJ。過電壓檢測電路34檢測施加到內部電路36的過電壓，并且分流電路32被控制以降低第一電源線24和第二電源線26之間的電壓，從而能夠避免過電壓施加到內部電路36的情況。當過電壓檢測電路34檢測到超過閾值的電壓時，增強分流電路32的分流元件的導電性以增大電流，并且降低分流元件的電阻值以降低電源線(24、26)之間的電壓差，從而能夠降低施加到內部電路36的電壓。因此，可以保護內部電路36免受過電壓所導致的擊穿。
[0041]根據第一實施例，當第一電源線24和第二電源線26之間的電壓超過預定閾值電壓時，過電壓檢測電路34輸出控制信號以增大形成分流電路32的分流元件中流動的電流量，從而降低連接在第一電源線24和第二電源線26之間的分流元件的電阻值，并且因此降低電源線(24、26)之間的電壓差。因此，可以降低施加到內部電路36的電壓。根據此過程，因為可以降低施加到內部電路36的電壓，所以在ESD浪涌的放電期間避免電壓施加到內部電路36的情況是可能的。
[0042](第二實施例)
[0043]圖2是圖示了根據第二實施例的靜電保護電路的示圖。在根據第二實施例的靜電保護電路中，連接在第一電源線24和第二電源線26之間的觸發電路30包括CR串聯電路，CR串聯電路包括串聯連接的電容器300和電阻器301。從電容器300和電阻器301的公共連接節點302輸出觸發信號。
[0044]經由緩沖電路60，觸發電路30的觸發信號連接到分流電路32中的NMOS晶體管320的柵極。緩沖電路60包括兩級串聯連接的反相器(61、62)。對應的反相器(61、62)例如為CMOS反相器。觸發電路30的觸發信號是波浪形的并且被緩沖電路60放大以增強最終提供到WOS晶體管320的柵極的信號的驅動能力。根據此結構，可以增大WOS晶體管的電流容量。因此，可以增強對于ESD浪涌的放電能力。
[0045]NMOS晶體管320的源極在接觸部111處連接到第二電源線26，并且其漏極在接觸部110處連接到第一電源線24。電阻器50的一個末端連接到匪OS晶體管320的柵極，并且電阻器50的另一個末端在接觸部51處連接到第二電源線26。電阻器50用于設定NMOS晶體管320的柵極的偏置點。
[0046]根據第二實施例的過電壓檢測電路34在接觸部120處連接到第一電源線24并且在接觸部121處連接到第二電源線26。過電壓檢測電路34包括串聯連接在第一電源線24和第二電源線26之間的電阻器340和二極管341的串聯電路。二極管341的陰極連接到電阻器340的一個末端，并且其陽極連接到第二電源線26。簡言之，二極管341設置為在正常狀態下被提供到第一電源端子20的電源電壓VCC和施加到第二電源終端22的接地電位VSS反偏置。
[0047]過電壓檢測電路34包括PMOS晶體管343 JMOS晶體管343的柵極連接到電阻器340和二極管341的公共連接節點342 JMOS晶體管343的源極在接觸部120處連接到第一電源線24，并且其漏極連接到NMOS晶體管320的柵極。
[0048]當向第一電源線24施加關于第二電源線26的正ESD浪涌時，觸發電路30輸出觸發信號。經由緩沖電路60向NMOS晶體管的柵極提供觸發信號以導通NMOS晶體管320。根據此過程，在第一電源線24和第二電源線26之間形成ESD浪涌的放電路徑。當向第一電源線24施加關于第二電源線26的負ESD浪涌時，形成經由ESD保護二極管(40、41)的ESD浪涌的放電路徑。
[0049]當向輸入/輸出端子24施加關于第二電源線26的正ESD浪涌時，觸發電路30導通分流電路32的匪OS晶體管320。因此，在第一電源線24和第二電源線26之間形成ESD浪涌的放電路徑。當接觸部120和接觸部121之間的電壓超過過電壓檢測電路34的二極管341的擊穿電壓時，二極管341導通。例如，當由配線電阻27和第一電源線24所導致的電壓降根據由于ESD浪涌而增大的放電電流而上升，并且第一電源線24和第二電源線26之間的電壓超過過電壓檢測電路34中的二極管341的擊穿電壓時，二極管341導通(形成導電路徑)。
[0050]當通過導通二極管341而在電阻器340中產生的電壓降超過PMOS晶體管343的閾值電壓時，PMOS晶體管343導通。當PMOS晶體管343導通時，匪OS晶體管320的柵極電位上升。根據此過程，增大了匪OS晶體管的漏極電流，降低了匪OS晶體管320的源極和漏極之間的電阻，并且降低了第一電源線24和第二電源線26之間的電壓。簡言之，通過過電壓檢測電路34的響應，可以降低第一電源線24和第二電源線26之間的電壓，從而避免過電壓施加到內部電路36的情況。
[0051]將過電壓檢測電路34響應于的閾值電壓設定為低于內部電源36的耐受(擊穿)電壓的電壓。這是為了保護內部電路36免受由于過電壓的施加而導致的擊穿。例如，可以將閾值電壓設定為低于內部電路36的絕對最大額定電壓的電壓。
[0052]在第二實施例中，可以根據連接到電阻器340的二極管341的擊穿電壓來設定過電壓檢測電路34響應于的閾值。連接在NMOS晶體管320的柵極和第二電源線26之間的電阻器50用于在PMOS晶體管343導通時設定NMOS晶體管320的柵極的電位。換言之，當PMOS晶體管343導通時，第一電源線24和第二電源線26之間的電壓被PMOS晶體管343的導通電阻和電阻器50分擔，并且該電壓施加到NMOS晶體管320的柵極。因此，通過合適地設定電阻器50的值，可以調整當導通PMOS晶體管343時NMOS晶體的偏置點。據此，可以實現偏置使得過電流不流入NMOS晶體管320。這里，例如，二極管341可以由齊納二極管形成。
[0053](第三實施例)
[0054]圖3是圖示根據第三實施例的靜電保護電路的示圖。在根據第三實施例的靜電保護電路中，過電壓檢測電路34包括串聯連接在第一電源線24和第二電源線26之間的電阻器340和三級二極管(350、351、352)的串聯電路。當在正常狀態下向第一電源端子20施加電源電壓VCC并且向第二電源端子22施加接地電位VSS時，以正向偏置狀態來連接三級二極管(350、351、352)o
[0055]在第三實施例中，例如，形成過電壓檢測電路34的三級二極管(350、351、352)確定用于操作過電壓檢測電路34的閾值電壓。換言之，當第一電源線24和第二電源線26之間的電壓變得比三級二極管(350、351、352)的求和閾值電壓更高時，三級二極管(350、351、352)導通。當通過導通三級二極管(350、351、352)而在電阻器340中產生的電壓降超過PMOS晶體管343的閾值電壓時，PMOS晶體管343導通并且NMOS晶體管320的柵極電位升高。通過升高NMOS晶體管320的柵極電位，增強了 NMOS晶體管320的導電性，從而控制了漏極電流的增大。據此，減小了 NMOS晶體管320的源極和漏極之間的電阻，降低了第一電源線24和第二電源線26之間的電壓，并且降低了施加到內部電路36的電壓。根據此過程，可以避免過電壓施加到內部電路36。
[0056]在示例性實施例中，盡管匪OS晶體管320用作分流元件，但是可以使用PMOS來替代。在此情況下，合適地改變其它元件的偏置的極性。盡管已經描述了使用MOS晶體管作為分流元件的示例性實施例，但是可以雙極型晶體管作為替代。在使用雙極型晶體管的情況下，主電流路徑是發射極-集電極路徑并且控制電極是基電極而非柵極電極。在此情況下，對于偏置，可以使用NPN晶體管來代替NMOS晶體管。
[0057]盡管已經描述了某些實施例，但是這些實施例只是通過示例的方式被呈現，并且不旨在限制本發明的范圍。實際上，可以以各種其它形式來具體化本文所描述的新穎實施例；此外，可以在不脫離本發明的精神的情況下，在本文所描述的實施例的形式上做出省略、替代和變化。附屬權利要求及其等同物旨在涵蓋將落入本發明的范圍和精神內的此類形式或修改。
【主權項】
1.一種靜電保護電路，包括: 觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號； 分流元件，包括所述第一電源線和所述第二電源線之間的電流路徑，所述電流路徑的導電率根據所述觸發信號而被控制；以及 控制電路，連接在所述第一電源線和所述第二電源線之間，并且被配置為向所述分流元件提供控制信號，以在所述控制電路檢測到所述第一電源線和所述第二電源線之間的所述電壓差超過預定電壓時，增大所述電流路徑的所述導電率。2.根據權利要求1所述的靜電保護電路，其中， 所述控制電路還被配置為向所述分流元件提供所述控制信號，以對應于在所述預定電壓之上的增大的電壓差，增大所述電流路徑的所述導電率。3.根據權利要求1所述的靜電保護電路，還包括: 內部電路，連接在所述第一電源線和所述第二電源線之間，所述內部電路在第一位置處連接到所述第一電源線，并且在第二位置處連接到所述第二電源線，其中， 所述控制電路在第三位置處連接到所述第一電源線，并且在第四位置處連接到所述第二電源線， 所述分流元件在第五位置處連接到所述第一電源線，并且在第六位置處連接到所述第二電源線，并且 所述第三位置沿所述第一電源線在所述第一位置和所述第五位置之間，并且所述第四位置沿所述第二電源線在所述第二位置和所述第六位置之間。4.根據權利要求1所述的靜電保護電路，其中，所述分流元件包括η溝道金屬氧化物半導體晶體管。5.根據權利要求1所述的靜電保護電路，其中，所述分流元件包括雙極結型晶體管。6.根據權利要求1所述的靜電保護電路，其中，所述觸發電路包括串聯連接在所述第一電源線和所述第二電源線之間的電容器和電阻器。7.根據權利要求1所述的靜電保護電路，還包括: 緩沖電路，連接在所述觸發電路和所述分流元件之間，并且被配置為對所述觸發信號進行放大并且將經放大的觸發信號輸出到所述分流元件。8.根據權利要求1所述的靜電保護電路，還包括: 輸入/輸出信號線，連接到輸入/輸出端子和內部電路，所述內部電路連接在所述第一電源線和所述第二電源線之間； 第一保護二極管，連接在所述輸入/輸出信號線和所述第一電源線之間；以及 第二保護二極管，連接在所述輸入/輸出信號線和所述第二電源線之間。9.根據權利要求1所述的靜電保護電路，其中， 所述分流元件是η溝道晶體管， 所述控制電路包括串聯連接在所述第一電源線和所述第二電源線之間的第一二極管和第一電阻器，所述第一二極管的陽極連接到所述第二電源線，所述第一二極管的陰極連接到所述第一電阻器， 所述控制電路中包括的P溝道晶體管具有連接到所述陰極的控制電極，所述P溝道晶體管的第一末端連接到所述第一電源線和所述第一電阻器，所述P溝道晶體管的第二末端連接到所述η溝道晶體管的控制電極，并且 第二電阻器連接在所述η溝道晶體管的所述控制電極和所述第二電源線之間。10.根據權利要求9所述的靜電保護電路，其中，所述第一二極管是齊納二極管。11.根據權利要求1所述的靜電保護電路，其中， 所述分流元件是η溝道晶體管， 所述控制電路包括串聯連接在所述第一電源線和所述第二電源線之間的第一多個二極管和第一電阻器，所述第一多個二極管以陽極接陰極的方式彼此串聯連接，所述第一多個二極管的陰極末端連接到所述第二電源線，所述第一多個二極管的陽極末端連接到所述第一電阻器， 所述控制電路中包括的P溝道晶體管具有連接到所述陽極末端的控制電極，所述P溝道晶體管的第一末端連接到所述第一電源線和所述第一電阻器，所述P溝道晶體管的第二末端連接到所述η溝道晶體管的控制電極，并且 第二電阻器連接在所述η溝道晶體管的所述控制電極和所述第二電源線之間。12.一種靜電保護電路，包括: 觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號； 第一金屬氧化物半導體(MOS)晶體管，具有被提供所述觸發信號的柵極，并且具有連接在所述第一電源線和所述第二電源線之間的主電流路徑；以及控制電路，連接在所述第一電源線和所述第二電源線之間，其中，所述控制電路包括:第一電阻器和第一二極管，串聯連接在所述第一電源線和所述第二電源線之間，以及第二金屬氧化物半導體(MOS)晶體管，具有連接到所述第一電阻器和所述第一二極管之間的連接節點的柵極，并且具有連接在所述第一電阻器的第一末端和所述第一 MOS晶體管的所述柵極之間的主電流路徑，所述第一電阻器的所述第一末端連接到所述第一電源線并且所述第一電阻器的第二末端連接到所述連接節點。13.根據權利要求12所述的靜電保護電路，還包括: 內部電路，連接在所述第一電源線和所述第二電源線之間，所述內部電路在第一位置處連接到所述第一電源線并且在第二位置處連接到所述第二電源線，其中， 所述第一電阻器的所述第一末端在第三位置處連接到所述第一電源線，并且所述第一二極管在第四位置處連接到所述第二電源線， 所述第一 MOS晶體管的所述主電流路徑的第一末端在第五位置處連接到所述第一電源線，并且所述第一 MOS晶體管的所述主電流路徑的第二末端在第六位置處連接到所述第二電源線，并且 所述第三位置沿所述第一電源線在所述第一位置和所述第五位置之間，并且所述第四位置沿所述第二電源線在所述第二位置和所述第六位置之間。14.根據權利要求13所述的靜電保護電路，其中，所述第一二極管的擊穿電壓小于或等于所述內部電路的最大額定電壓。15.根據權利要求12所述的靜電保護電路，還包括: 第二電阻器，連接在所述第一MOS晶體管的所述柵極和所述第二電源線之間；以及 緩沖電路，連接在所述觸發電路和所述第一 MOS晶體管的所述柵極之間，所述緩沖電路被配置為對從所述觸發電路輸出的所述觸發信號進行放大。16.—種靜電保護電路，包括: 觸發電路，連接在第一電源線和第二電源線之間，并且被配置為響應于所述第一電源線和所述第二電源線之間的電壓差的波動而輸出觸發信號； 第一金屬氧化物半導體(MOS)晶體管，具有被提供所述觸發信號的柵極，并且具有連接在所述第一電源線和所述第二電源線之間的主電流路徑；以及 控制電路，連接在所述第一電源線和所述第二電源線之間，其中，所述控制電路包括: 第一電阻器和第一多個二極管，串聯連接在所述第一電源線和所述第二電源線之間，以及 第二金屬氧化物半導體(MOS)晶體管，具有連接到所述第一電阻器和所述第一多個二極管之間的連接節點的柵極，所述第一多個二極管以陽極接陰極的方式彼此串聯連接在所述連接節點和所述第二電源線之間，所述第一多個二極管的陰極末端連接到所述第二電源線，所述第一多個二極管的陽極末端連接到所述連接節點，并且所述第二MOS晶體管的主電流路徑連接在所述第一電阻器的第一末端和所述第一 MOS晶體管的所述柵極之間，所述第一電阻器的所述第一末端連接到所述第一電源線，并且所述第一電阻器的第二末端連接到所述連接節點。17.根據權利要求16所述的靜電保護電路，還包括: 內部電路，連接在所述第一電源線和所述第二電源線之間，所述內部電路在第一位置處連接到所述第一電源線，并且在第二位置處連接到所述第二電源線，其中， 所述第一電阻器的所述第一末端在第三位置處連接到所述第一電源線，并且所述第一多個二極管的所述陰極末端在第四位置處連接到所述第二電源線， 所述第一 MOS晶體管的所述主電流路徑的第一末端在第五位置處連接到所述第一電源線，并且所述第一 MOS晶體管的所述主電流路徑的第二末端在第六位置處連接到所述第二電源線，并且 所述第三位置沿所述第一電源線在所述第一位置和所述第五位置之間，并且所述第四位置沿所述第二電源線在所述第二位置和所述第六位置之間。18.根據權利要求17所述的靜電保護電路，其中，所述第一多個二極管的求和閾值電壓小于或等于所述內部電路的最大額定電壓。19.根據權利要求16所述的靜電保護電路，還包括: 第二電阻器，連接在所述第一MOS晶體管的所述柵極和所述第二電源線之間；以及 緩沖電路，連接在所述觸發電路和所述第一 MOS晶體管的所述柵極之間，所述緩沖電路被配置為對從所述觸發電路輸出的所述觸發信號進行放大。20.根據權利要求16所述的靜電保護電路，其中，所述第一MOS晶體管是η溝道晶體管，并且所述第二 MOS晶體管是P溝道晶體管。
【文檔編號】H01L27/02GK105957863SQ201610123880
【公開日】2016年9月21日
【申請日】2016年3月4日
【發明人】春木聰, 加藤洋, 加藤一洋
【申請人】株式會社東芝