在半導體器件上形成環繞式接觸部的方法

在半導體器件上形成環繞式接觸部的方法
【專利摘要】本發明描述了與在半導體器件上形成環繞式接觸部有關的技術和方法，以及并入了這樣的半導體器件的裝置、系統和移動平臺。
【專利說明】
在半導體器件上形成環繞式接觸部的方法
【背景技術】
[0001]典型的金屬氧化物半導體場效應晶體管(MOSFET)可以包括半導體(例如，硅)、用于與源極區和漏極區接觸的電極、以及用于與柵極接觸或耦合的電極。FinFET是圍繞從盤形襯底向上延伸的半導體材料的細帶(通常被稱為鰭狀物)構建的M0SFET。鰭狀物的一個端部是源極區，而鰭狀物的相對端部是漏極區。鰭狀物的中間區域形成由柵極電介質和柵極電極覆蓋的溝道區。器件的導電溝道存在于鰭狀物的在柵極電介質下面的外側上。具體而言，電流沿著鰭狀物的兩個側壁(垂直于襯底表面的側)并且在這兩個側壁內流動，并且沿著鰭狀物的頂部(平行于襯底表面的側)流動。因為這樣的構造的導電溝道實質上沿著鰭狀物的三個不同外部平面區而存在，所以這種FinFET有時被稱為三柵極FinFET。其它類型的FinFET構造也是可用的，例如所謂的雙柵極FinFET，其中，導電溝道主要地僅沿著鰭狀物的兩個側壁(并且不沿著鰭狀物的頂部)而存在。互補型金屬氧化物半導體(CMOS)具有雙鰭狀物，一個鰭狀物用于P型晶體管(PMOS)，并且另一個鰭狀物用于η型晶體管(匪OS) ο雙鰭狀物例如被集成電路上的絕緣氧化物層分隔開。每個鰭狀物的源極區和漏極區兩者都被覆蓋有連接到驅動電路的接觸部，所述驅動電路往返于源極區和漏極區輸送電流。仍然可以增加鰭狀物處的并且在源極區和漏極區處通過接觸部傳導的驅動電流。
【附圖說明】
[0002]在附圖中通過示例的方式并且不是通過限制的方式圖示了本文所描述的材料。為了圖示的簡潔和清楚，圖中所圖示的元素不必按比例繪制。例如，為了清楚，可以相對于其它元素而放大一些元素的尺寸。此外，在認為適當的地方，在各圖之中重復參考標記以指示對應或者類似的元素。在附圖中:
[0003]圖1是雙互補型金屬氧化物半導體器件的上透視視圖；
[0004]圖2是用于制作半導體器件的流程圖；
[0005]圖3-6是在執行特定的制作操作時示例性半導體器件的截面視圖；
[0006]圖7是用于制作半導體器件的另一個流程圖；
[0007]圖8是采用具有晶體管的集成電路的移動計算平臺的示意圖，所述晶體管在晶體管的鰭狀物上具有環繞式接觸部；以及
[0008]圖9是全部根據本公開的至少一些實施方式布置的計算設備的功能框圖。
【具體實施方式】
[0009]現在參考附圖描述一個或多個實施方式。盡管討論了具體的構造和布置，但是應當理解這么做僅是出于說明性目的。相關領域技術人員將認識到，可以在不脫離本說明書的精神和范圍的情況下采用其它構造和布置。對相關領域的技術人員而言將顯而易見的是，也可以在除了本文中所描述的之外的各種其它系統和應用中采用本文中所描述的技術和/或布置。
[0010]在以下【具體實施方式】中參考附圖，所述附圖形成【具體實施方式】的部分，其中，相同的附圖標記可以始終指代相同的部分，以指示相對應或者類似的元素。將認識到，為了圖示的簡潔和/或清楚，圖中所圖示的元素不必按比例繪制。例如，為了清楚，可以相對于其它元素而放大一些元素的尺寸。此外，要理解的是，可以在不脫離所要求保護的主題的范圍的情況下利用其它實施方式并且對這些實施方式做出結構和/或邏輯的改變。還應當注意的是，方向和引用(例如上、下、頂、底等)可以被用于便于對附圖的討論，并且不旨在限制對所要求保護的主題的應用。因此，不要以限制性的意義來理解以下【具體實施方式】，并且由所附權利要求及其等價物來限定所要求保護的主題的范圍。
[0011]在以下描述中闡述了許多細節，然而對于本領域技術人員而言將顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明。在一些實例中，以框圖的形式而非詳細地示出了公知方法和設備，以避免使本發明難以理解。在整個本說明書中對“實施方式”或“在一個實施方式中”的引用意味著結合所述實施方式描述的特定特征、結構、功能或者特性被包括在本發明的至少一個實施方式中。因此，在整個本說明書中的各處出現的短語“在實施方式中”不一定指代本發明的相同實施方式。此外，可以在一個或多個實施方式中以任何適合的方式來組合特定特征、結構、功能或特性。例如，可以在兩個實施方式沒有被規定為相互排斥的任何情況下，將第一實施方式與第二實施方式組合。
[0012]可以在本文中使用術語“耦合”和“連接”連同其派生詞來描述部件之間的結構關系。應當理解的是，這些術語并不是要作為彼此的同義詞。相反，在特定實施方式中，可以使用“連接”來指示兩個或更多個元素彼此直接物理或電接觸。可以使用“親合”來指示兩個或更多個元素彼此直接或間接(在它們之間具有其它中間元素)物理或電接觸，和/或兩個或更多個元素彼此合作或交互(例如，如因果關系中那樣)。
[0013]如本文中所使用的術語“在……之上”、“在……之下”、“在……之間”、“在……上”
等指代一個材料層或部件關于其它層或部件的相對位置。例如，設置在一層之上或之下的另一層可以直接與所述一層接觸，或者可以具有一個或多個中間層。此外，設置在兩層之間的一層可以直接與這兩層接觸，或者可以具有一個或多個中間層。相比之下，第二層“上”的第一層與第二層直接接觸。類似地，除非明確聲明，否則設置在兩個特征之間的一個特征可以與鄰近的特征直接接觸，或者可以具有一個或多個中間特征。另外，除非另外聲明，否則術語“在……之下”或“在……之上”或“下”或“上”和/或涉及相對位置的類似術語意在表達部件之間的內部相對位置，并且不一定意指相對于地面向上或向下。
[0014]以下關于在半導體器件上形成環繞式接觸部描述了器件、微處理器、裝置、計算平臺、以及方法。
[0015]很多半導體器件具有多個鰭狀物，所述鰭狀物可以在晶片上相對地靠近彼此放置。一個這種示例是互補型金屬氧化物半導體(CMOS)器件，所述互補型金屬氧化物半導體(CMOS)器件可以具有雙鰭狀物，所述雙鰭狀物包括由絕緣層分隔開的鄰近η型鰭狀物的P型鰭狀物。CMOS可以鄰近其它CMOS器件，以使得一個器件上的鰭狀物相對地靠近另一個器件上的鰭狀物。鰭狀物上的源極區和漏極區常常被用于施加驅動電流的接觸部覆蓋。增大接觸部所覆蓋的并且處于足夠的厚度下以正確地設置結功函數的區域減小了接觸部電阻，從而在源極和漏極具有相同的電壓時增大了驅動電流。當更多的電流穿過接觸部時，晶體管更有效率，并且可以降低用于操作晶體管的總功率或者增大驅動電流。
[0016]在具有鰭狀物的3D三柵極晶體管(例如，CMOS和其它集成電路)上，直立鰭狀物可以由可以利用絕緣材料至少部分填充的溝槽分隔開。鰭狀物被稱為三柵極或3D，因為鰭狀物的頂表面和兩個相對側壁均形成了柵極(每個表面是柵極)。鰭狀物的源極區和漏極區可以總體上保持具有頂部和兩個側壁的鰭狀形狀，并且接觸材料可以放置在位于這些區域的鰭狀物之上。在絕緣材料沉積在溝槽中之前或之后，可以沉積接觸材料。常常使用物理濺射來沉積接觸材料，所述物理派射是視線(line of sight)沉積。這使得在溝槽內的鰭狀物的側壁上提供足夠的接觸材料以便將接觸部的區域有效地延伸到鰭狀物的所有三個表面變得很難。特別地，所濺射的材料直接針對鰭狀物的頂部(其中，鰭狀物的頂部相對于濺射的方向是正交的或平坦的)。因此，鰭狀物側壁將不會接收足夠的金屬厚度以充分設置結工作函數，并且電流在很大程度上受到鰭狀物的頂部上的區域的限制。
[0017]本文中所述的方法通過將初始接觸層濺射到鰭狀物(在本文中還被稱為直立或向上延伸的半導體主體)上來解決了這個困難。隨后，執行再濺射操作以將初始接觸層的接觸材料再分布到半導體主體的側壁上。這提供了半導體主體的側壁上的接觸部的足夠的、更均勻的厚度以提供穿過接觸層的驅動電流的顯著增加。
[0018]參考圖1，本文中所述的各種實施方式克服了以上所提及的困難，并且在一個所示示例中，集成電路可以具有晶體管或半導體器件100，晶體管或半導體器件100被提供有直立或向上延伸的半導體主體102和104(也被稱為半導體鰭狀物、鰭狀物部分、或核)。應當注意的是，出于本文中所述的方法的目的，半導體主體不一定局限于鰭形狀，其中，其高度大于其寬度，等等。半導體主體102和104可以被提供在在晶片或襯底106之上，在該不例中晶片或襯底106由硅(Si)組成。半導體主體102和104可以由S1、SiGe或Ge組成。在一種形式中，半導體主體102和104是大體上均勻的材料，其中，半導體材料位于鰭狀物或半導體主體的核。在其它替代方案中，鰭狀物或半導體主體可以具有不同的層，所述不同的層可以包括半導體層和/或半導體核。在任一種情況下，半導體主體以沿著總體上橫貫鰭狀物或半導體主體的高度的鰭狀物或半導體主體的長度的溝道方向(或換言之，在圖1中的源極區130或132與漏極區134或136之間)傳導電流。
[0019]更具體地，半導體器件100可以形成在晶片上，并且在一些形式中可以構成一個管芯或管芯的一部分或晶片的很多管芯。半導體器件可以是晶片上的多個半導體器件的其中之一，無論在晶片上有數十、數百、數千、數百萬、還是數十億個半導體器件。此外，半導體器件100可以是晶體管或其它電子部件，并且可以是由晶片形成的集成電路的部分，或可被分割以形成分立的芯片。半導體器件100可以是包括在具有帶有邏輯柵極電極的電路的任何器件中的微電子器件，例如金屬氧化物半導體場效應晶體管(MOSFET)柵極電極(例如，邏輯電路)。例如，微電子器件100可以是微處理器、靜態隨機存取存儲器(SRAM)電路、或微處理器的SRAM高速緩存存儲器的部分等，以命名幾個非限制性的示例。
[0020]半導體器件100可以是具有至少一個P型半導體主體或鰭狀物102和至少一個η型半導體主體或鰭狀物104的非平面3D finFET。鰭狀物可以以許多不同取向布置在晶片上。因此，在一種形式中，相同載流子電荷的鰭狀物可以集合在一起，或替代地，或另外地，如互補型金屬氧化物半導體(CMOS)那樣，可以在一個P型鰭狀物鄰近一個η型鰭狀物的情況下使不同載流子電荷的鰭狀物交替或配對。因此，半導體器件可以是具有很多這樣的半導體器件的集成電路的部分，或可以是集成電路上的隔離的半導體器件。在其它情況下，半導體器件可以例如位于其自己的芯片或管芯上。針對集成電路，半導體器件還可以在單個P型或者η型鰭狀物的對偶對具有它們自身的柵極的情況下被隔離，而在電路上沒有任何相對靠近的半導體器件，或半導體器件可以嵌套在類似的平行半導體器件的長線或2D網絡內。
[0021]因此，如以上所提及的，半導體器件100的基本晶體管元件包括:襯底106、形成在襯底106之上或上并且由絕緣層118(也被稱為溝槽隔離或簡稱為絕緣或隔離)分隔開的直立半導體主體或鰭狀物102和104。半導體器件100也可以是絕緣體上半導體(SOI)結構或可以具有半導體溝槽絕緣(STI)結構。半導體器件102和104可被形成為襯底的延伸或可以是以虛線示出的附加的單獨的襯底層128。柵極電極120在半導體主體102和104之上延伸并且橫貫半導體主體102和104。電介質層122可以設置在半導體主體102和104的溝道區之上和柵極電極120之下。半導體主體102和104還具有源極區130和132以及漏極區134和136。接觸部或接觸層110放置在每個源極區和漏極區之上。接觸部可以通過金屬互連和通孔的方式連接到電源。
[0022]半導體器件100可以是隔離的晶體管，其中，在溝槽隔離之間沿著電流流動方向存在一個柵極電極。在其它情況下，半導體器件100可以是鰭狀物方向上的細長電路的部分。換言之，在電流流動(或沿著鰭狀物)方向上，可以提供嵌套的晶體管，其中，單個鰭狀物在溝槽隔離之間包含更多晶體管。
[0023]半導體主體可以或可以不具有包覆層，所述包覆層可以被保持在溝道區，和/或可以延伸到源極區和漏極區。在這種情況下，接觸部110可以覆蓋包覆層以及在其下并且在源極區和漏極區130、132、134、和136處的半導體主體102和104。
[0024]每個半導體主體具有頂表面或上表面112和相對的側壁114和116，側壁114和116從半導體主體102與104之間形成的溝槽126的底部124延伸并且橫貫到頂部112。
[0025]接觸層110可以在半導體主體102和104的所有三個側之上并且沿著溝槽126的底部124延伸。在任何數量的對齊或排列的半導體主體之上的接觸層可以是連續的。在晶片的端部處或與鄰近的半導體主體(其中，構槽可以變平)相對隔離的那些半導體主體可以具有接觸層端部，如接觸層端部遠離半導體主體延伸并且在到達晶片的端部或接觸部之前位于鄰近的半導體主體處。
[0026]現在參考圖2，布置了根據本公開內容的至少一些實施方式的形成半導體器件的環繞式接觸部(并且更具體而言使用再濺射操作來形成具有半導體主體的所有三個側上的更均勻的厚度的接觸層)的方法200。在所示實施方式中，過程200可以包括如由一個或多個操作202和204所示的一個或多個操作、功能或動作。然而，本文中的實施方式可以包括任何數量的操作，以使得操作中的一些操作可以被跳過等。此外，各種實施方式可以包括為了清楚起見而未示出的附加操作。另外，一般而言，針對關于圖2所述的技術，過程200提供了用于形成本文中的任何實施方式的半導體結構的示例性方法;然而，其它方法可用于形成這樣的結構。
[0027]過程200可以包括操作“將初始接觸層的接觸材料沉積在彼此由溝槽分隔開并且設置在襯底之上的至少兩個半導體主體的源極區或漏極區或這兩者上”202。如以下所提及的，初始接觸層可以主要沉積在半導體主體的頂部和溝槽的底部上。
[0028]過程200還可包括操作“再濺射初始接觸層的接觸材料以將至少一些接觸材料再分布到溝槽內的半導體主體的部分上”204。在一個特定的示例中，接觸材料可以在晶片偏壓的情況下被等離子體轟擊，從而使等離子體對溝槽的底部和半導體主體的頂部處的接觸材料的撞擊導致接觸材料中的至少部分材料移動到半導體主體的側壁。
[0029]現在參考圖3-7，結合在圖3-6處所示的在半導體主體(例如，半導體器件100)的制造期間的各種狀態中的半導體器件300來解釋詳細過程700。截面總體上平行于柵極電極延伸并且橫貫半導體主體(或鰭狀物)，以提供穿過所示半導體主體的每個半導體主體的源極區或漏極區的截面。參考圖3，在初始階段中，操作700可以包括“在半導體器件上形成半導體主體”702。半導體器件300最初可以具有類似于例如襯底106的半導體晶片或襯底302，并且可以由采用一些形式的未摻雜的單晶硅(Si)組成。盡管此處半導體襯底302是本征(例如，未摻雜)娃襯底，但是在其它形式中，襯底302可以被摻雜為P型或η型導電性。
[0030]半導體主體304和306可以由S1、SiGe、或Ge組成，并且每個半導體主體可以具有從溝槽314的底部312—直延伸到半導體主體304或306的頂表面或上表面316的側壁308和310。由于制造限度，側壁308和310可以或可以不完全垂直于襯底302的上表面318延伸，并且可以是大致橫貫的，并且在所示形式中可以具有大約10度的角。至少最初，半導體主體304和306可以形成在相同材料的連續線中以為每個器件或晶體管形成半導體主體的源極區、溝道區、和漏極區。通過一種方法，半導體主體或鰭狀物304和306可以是大約30到70nm尚O
[0031]過程700可以繼續“形成半導體主體的源極區和漏極區”704。這可以包括如需要的包括任何材料蝕刻、擴散、材料更換等的完成源極區和漏極區以給源極區和漏極區提供期望的材料，如果它不同于半導體主體304和306的溝道區。這個操作還可以包括例如通過使用注入和退火或從固體源向內擴散來進行摻雜。隨后可以對源極區和漏極區進行適當地摻雜以得到期望的P型或η型半導體主體。通過一種方法，源極/漏極區具有介于大約IxlO19到IxlO21原子/cm3之間(并且在一種形式中，為至少大約5x10?原子/cm3)的摻雜濃度。源極/漏極區可以由均勻的濃度形成或可以包括不同濃度或摻雜配置的子區，例如頂端區(例如源極/漏極延伸部分)。在一種形式中，當半導體器件100或300是對稱的晶體管時，源極區和漏極區將具有相同的摻雜濃度配置。在另一種形式中，晶體管100或300是非對稱的晶體管，并且源極區和漏極區可以具有不同的摻雜，以便得到特定的電特性。
[0032]參考圖3，過程700隨后可以繼續“沉積初始接觸層”706。這可以包括在濺射室(例如，AppI ied Mater ial s公司的“Aura” PVD沉積室)中使用射頻物理氣相沉積(RFPVD)。在這個過程中，等離子體氣體(例如氬氣)在真空條件下進入到室內并且被轟擊到鈦目標板上，所述鈦目標板以特定的距離保持與保持(多個)半導體器件的晶片或襯底302相對。被轟擊的鈦離子和原子以筆直的視線方式被引導到保持在室內的基座上的半導體器件。用于沉積的功率由介于2000W與7500W之間的40MHz RF發生器和由介于500與2500W之間的DC發生器提供。在大約室溫下，在50與I OOmTorr之間執行沉積。
[0033]初始濺射操作還可以包括為初始接觸層“提供犧牲部分”。因此，如圖4上所示，初始接觸層400可以包括在半導體主體304和306的頂部處的犧牲部分402和在溝槽的底部處的犧牲部分404。可以濺射足夠的接觸材料406，從而使半導體主體304或306的頂部處和溝槽314的底部處的初始接觸層的總高度為大約3到15nm高，從而當這個操作完成時包括大約5到1nm高的犧牲部分。在再濺射層沉積的部分之前，犧牲部分可以是大約10到20nm高。
[0034]在“再濺射接觸材料”710的接下來的操作中，室內被填充有等離子體或氬氣，但這次沒有在目標板和基座之間施加顯著的電壓。用于再濺射的偏壓由具有10W-1000W RF功率的13.56MHz發生器提供，并且在I與1mTorr之間執行再濺射。如圖4中所示，等離子體將被引導到半導體器件300，并且如由粗箭頭所示，氬離子對金屬初始接觸層的撞擊將使接觸材料(例如，采用原子或離子形式)再分布，并且這包括朝側壁308和310的運動或再分布。等離子體被引導到半導體器件，因為偏壓使目標電極與晶片之間的電壓反轉，從而Ar等離子體替代地被引導到晶片(或換言之，晶片成為目標)。
[0035]因此，針對這個操作，方法700使用了額外的濺射金屬作為保護或犧牲層402或404以避免濺射(或換言之，蝕刻掉)半導體主體304或306。這由于再濺射的物理性質的原因是必要的。物理再濺射速率將在高曲率的區域(例如，半導體主體304或306的頂角)中增大，并且對那些主體中的S1、SiGe、或Ge將不是選擇性的。在本示例中，再濺射將腐蝕掉1nm的初始接觸層，并將大約I到5nm的接觸材料沉積在側壁308和310處。
[0036]如圖5上所示，由此產生的再濺射所形成的接觸層(或隨后的或最終接觸層)500比來自初始接觸層402的大體上更均勻。這與單獨覆蓋有PVD沉積的相同結構相比，提供了被提供到半導體主體304和306的驅動功率的大約10-20%增加。這個增加將與以前未覆蓋的半導體主體區域成比例。
[0037]參考圖6，示出了可以更準確地描繪接觸層600的最終配置的替代的再濺射接觸層600。在這種情況下，再派射形成輕微的懸垂部(overhang)602和圓形上表面604。由于物理再濺射原子的矢量和他們到現有結構的再附接，這個配置是再濺射過程的特性。
[0038]過程700隨后可以繼續進行“沉積絕緣層”712，例如在需要時針對溝槽312，例如可以將淺溝槽隔離(STI)區沉積在溝槽312中的接觸層500或600上，并且淺溝槽隔離(STI)區可以由電介質或電絕緣材料形成。電絕緣材料可以包括用于淺溝槽隔離(STI)的任何適當的材料。在一些形式中，用于絕緣層的電絕緣材料可以包括已知其在集成電路結構中的適用性的電介質材料，例如低k電介質材料。可以用于絕緣層40 2的電介質材料的示例包括但不限于:氧化硅、摻碳氧化物(CDO)、氮化硅、有機聚合物(例如，八氟環丁烷或聚四氟乙烯)、氟硅酸鹽玻璃(FSG)、以及有機硅酸鹽(例如，硅半倍氧烷、硅氧烷、或有機硅酸鹽玻璃)。
[0039]隨后，通過對低電阻接觸金屬(例如Al、W、Co或Cu)的沉積來促進后端通孔與互連的接觸部，并且隨后將所述接觸部平面化到所述隔離區以產生單獨的已填充接觸溝槽。
[0040]過程700可以繼續“形成電極”714。因此，還可以形成柵極并且柵極可以包括柵極電介質(例如，柵極電介質122(圖1))和柵極電極120(圖1)。這可以包括在半導體主體的溝道區處形成柵極電介質層122。柵極電極120可以形成在柵極電介質層122上，并且可以由至少一種P型功函數金屬或η型功函數金屬組成，這取決于晶體管是PM0S(例如，P型)還是NMOS(例如，η型)晶體管。通過一種形式，柵極電極120可以被形成到足以完全覆蓋或包圍半導體主體102和104的溝道區、以及如圖1中所示的柵極電介質層122的厚度。
[0041]在一些形式中，一對間隔體121 (以虛線粗略地示出)可以將柵極電極120括在一起，例如在柵極電極的側壁119的相對表面(鰭狀物與柵極電極120相交的側)。間隔體可以由諸如氮化硅、氧化硅、碳化硅、碳摻雜的氮化硅、以及氮氧化硅等材料形成。用于形成間隔體的過程可以通常包括沉積和蝕刻過程和/或其它公知的技術。本文所述的犧牲層也將保護間隔體在接觸部金屬沉積期間免受來自再濺射操作的物理撞擊，因為間隔體還暴露于濺射過程。因此，如果來自初始接觸部沉積的不足的犧牲金屬層覆蓋間隔體，那么再濺射過程也可以再濺射間隔體材料。即使間隔體放置在柵極電極120的相對垂直的側壁上這也是真實的。
[0042]當半導體器件100或300例如是用于集成電路的很多這樣的器件的其中之一而不是作為隔離的晶體管時，過程700還任選地包括“完成集成電路”716。在這種情況下，“后端”技術可以用于形成金屬接觸部、金屬化層以及層間電介質以將各種晶體管互連在一起成為功能集成電路，例如微處理器。
[0043]盡管示例性過程200和700的實施方式可以包括采取以所示的順序示出的所有操作，但是本公開內容并不限于這個方面，并且在各種示例中，過程200和700的實施方式可以包括只采取所示操作的子集、可以組合在一起或被細分的操作和/或采用與所示的不同的順序。
[0044]此外，可以響應于由一個或多個計算機程序產品提供的指令來采取圖2和7的操作中的任何一個或多個操作。這樣的程序產品可以包括提供指令的信號承載介質，所述指令在由例如處理器執行時可以提供本文中所述的功能。可以以任何形式的一種或多種計算機可讀介質來提供計算機程序產品。因此，例如，響應于由一種或多種機器可讀介質傳送到處理器的程序代碼和/或指令或指令集，包括一個或多個處理器核的處理器可以采取圖2和7中所示的示例性操作中一個或多個操作。一般而言，機器可讀介質可以采用程序代碼和/或指令或指令集的形式來傳送軟件，所述程序代碼和/或指令或指令集可以使設備和/或系統中的任何設備/系統如上所述地執行。圖8是根據本公開內容的至少一些實施方式而布置的采用具有晶體管的IC的移動計算平臺的說明性示意圖，所述晶體管具有非凹陷的場絕緣體以及場絕緣體之上的較薄電極。移動計算平臺800可以是被配置用于電子數據顯示、電子數據處理、無線電子數據傳輸等中的每項的任何便攜式設備。例如，移動計算平臺800可以是平板電腦、智能電話、膝上型計算機等中的任何設備，并且可以包括顯示屏805、芯片級(SoC)或封裝級集成系統810、以及電池815，所述顯示屏805在示例性實施方式中是觸摸屏(例如，電容式、電感式、電阻式等觸摸屏)。
[0045]還在擴展的視圖820中圖示了集成系統810。在示例性實施方式中，封裝器件850(在圖8中，被標記為“具有鰭狀物上的環繞式接觸部的存儲器/處理器”，并且根據本文中所描述的實施方式)包括采用如本文中所討論的具有P型和η型包覆鰭狀物的晶體管的至少一個存儲器芯片(例如，RAM)和/或至少一個處理器芯片(例如，微處理器、多核微處理器或者圖形處理器等)。在實施方式中，封裝器件850是包括SRAM高速緩存存儲器的微處理器，所述SRAM高速緩存存儲器采用如本文中所討論的具有P型和η型包覆鰭狀物的晶體管(例如，SRAM高速緩存存儲器可以包括采用如本文中所討論的晶體管的反相器電路)。
[0046]所采用的晶體管可以包括半導體器件，所述半導體器件具有襯底、形成諸如鰭狀物等P型和η型半導體主體兩者的應變層、以及在至少η型半導體主體之上或上的包覆層，其中，如本文中所描述的來生長包覆層。封裝器件850還可以連同功率管理集成電路(PMIC)830、RF(無線)集成電路(RFIC)825、以及其控制器835中的一個或多個一起耦合到(例如，通信地耦合到)板、襯底或內插器860，RF(無線)集成電路(RFIC)825包括寬帶RF(無線)發射器和/或接收器(Tx/Rx)(例如，包括數字基帶和模擬前端模塊，還包括發射路徑上的功率放大器和接收路徑上的低噪聲放大器)。通常，封裝器件850還可以耦合到(例如，通信地耦合到)顯示屏805。
[0047]功能上，PMIC 830可以執行電池功率調整、DC到DC轉換等，并且因此具有耦合到電池815的輸入，并且具有向其它功能模塊提供電流供應的輸出。如進一步圖示的，在示例性實施方式中，RFIC 825具有耦合到天線(未示出)的輸出，以實施多個無線標準或協議中的任何標準或協議，其包括但不限于:W1-Fi (IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的衍生物、以及被指定為3G、4G、5G和更高代的任何其它無線協議。在替代的實施方式中，可以將這些板級模塊中的每個模塊集成到耦合到封裝器件850的封裝襯底的單獨的IC上，或者集成在耦合到封裝器件850的封裝襯底的單個IC(SoC)內。
[0048]圖9是根據本公開內容的至少一些實施方式而布置的計算設備900的功能框圖。例如，可以在平臺800內部找到計算設備900，并且計算設備900還包括母板902，母板902容納多個部件，例如但不限于:處理器904(例如，應用處理器)以及至少一個通信芯片906，所述處理器904可以并入如本文中所討論的具有被包覆的P型和η型半導體主體的晶體管。在實施方式中，處理器904、一個或多個通信芯片906等的至少其中之一可以物理耦合和/或電耦合到母板902。在一些示例中，處理器904包括封裝在處理器904內的集成電路管芯。通常，術語“處理器”可以指處理來自寄存器和/或存儲器的電子數據以將該電子數據轉換為可以存儲在寄存器和/或存儲器中的其它電子數據的任何設備或者設備的部分。
[0049]在各種示例中，一個或多個通信芯片906也可以物理耦合和/或電耦合到母板902。在其它實施方式中，通信芯片906可以是處理器904的部分。根據其應用，計算設備900可以包括可以或者可以不物理耦合和電耦合到母板902的其它部件。這些其它部件包括但不限于:易失性存儲器(例如，DRAM)、非易失性存儲器(例如，R0M)、閃速存儲器、圖形處理器、數字信號處理器、密碼處理器、芯片組、天線、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量存儲設備(例如，硬盤驅動器、固態驅動器(SSD)、光盤(CD)、數字通用盤(DVD)等)等。
[0050]通信芯片906可以實現用于將數據往返于計算設備900傳輸的無線通信。術語“無線”及其衍生詞可以用于描述可以通過使用經調制的電磁輻射通過非固體介質來傳送數據的電路、設備、系統、方法、技術、通信信道等。盡管在一些實施例中相關聯的設備可能不包含任何導線，但是術語并不暗示相關聯的設備不包含任何導線。通信芯片906可以實施多種無線標準或協議中的任何標準或協議，所述多種無線標準或協議包括但不限于本文在別處描述的那些標準或協議。如所討論的，計算設備900可以包括多個通信芯片906。例如，第一通信芯片可以專用于較短范圍的無線通信，例如，W1-Fi和藍牙，并且第二通信芯片可以專用于較長范圍的無線通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
[0051]如本文中所描述的任何實施方式中所使用的，術語“模塊”指的是被配置為提供本文中描述的功能的軟件邏輯和/或固件邏輯的任何組合。軟件可以體現為軟件包、代碼和/或指令集、和/或存儲由可編程電路執行的指令的固件。所述模塊可以總體或單個地被體現為作為較大系統的部分的實施方式，例如，集成電路(1C)、片上系統(SoC)等。
[0052]如本文中所描述的任何實施方式中所使用的，術語“邏輯單元”指的是被配置為提供本文中所描述的功能的固件邏輯和/或硬件邏輯的任何組合。如本文中所描述的任何實施方式中所使用的“硬件”可以單獨地或以任何組合包括例如硬連線電路、可編程電路、狀態機電路和/或存儲由可編程電路執行的指令的固件。邏輯單元可以總體或單個地被體現為形成較大系統的部分的電路，例如，集成電路(Ic)、片上系統(SoC)等。例如，對于本文中所討論的系統的固件或硬件的實施方式，邏輯單元可以被體現成邏輯電路。此外，本領域普通技術人員將認識到，由硬件和/或固件執行的操作還可以利用軟件的一部分來實施邏輯單元的功能。
[0053]如本文中所描述的任何實施方式中所使用的，術語“發動機”和/或“部件”可以指代模塊或邏輯單元(如以上所描述的這些術語)。因此，術語“發動機”和/或“部件”可以指代被配置為提供本文中所描述的功能的軟件邏輯、固件邏輯、和/或硬件邏輯的任何組合。例如，本領域中的普通技術人員將認識到，由硬件和/或固件執行的操作可以替代地經由軟件模塊來實施，所述軟件模塊可以被體現為軟件封裝、代碼和/或指令集，并且還認識到，邏輯單元也可以利用軟件的部分來實施其功能。
[0054]盡管已經參考各個實施方式描述了本文闡述的某些特征，但本說明書并非旨在以限制性意義來被解釋。因此，對于本公開內容所屬領域的技術人員而言顯而易見的是，本文中所描述的實施方式的各種修改以及其它實施方式被認為是處于本公開內容的精神和范圍內。
[0055]以下示例屬于另外的實施方式。
[0056]通過一個實施方式，形成半導體器件的方法包括在彼此由溝槽分隔開并且設置在襯底之上的至少兩個半導體主體的源極區或漏極區或這兩者上沉積初始接觸層的接觸材料。該方法還包括再濺射初始接觸層的接觸材料以將接觸材料中的至少一些接觸材料再分布到溝槽內的半導體主體的至少一個部分上。
[0057]通過其它實施方式，提供了一種方法，其中，半導體主體具有頂部和延伸并且橫貫到頂部的側壁，并且其中，沉積操作包括將初始接觸層至少沉積在頂部上，并且再濺射將接觸材料再分布到側壁上。沉積操作還包括將接觸材料沉積在溝槽的底部處，并且其中，再濺射將接觸材料中的至少一些材料從溝槽的底部再分布到半導體主體的側壁上。該方法包括:形成初始接觸層的犧牲部分；以及在對接觸材料的再濺射期間將犧牲部分再分布，其中，犧牲部分將大約10-20nm增加到初始接觸層的高度，接觸材料包括鈦，并且在再濺射之后產生的側壁處的接觸層為至少大約l_5nm厚。在其它情況下，再濺射包括朝初始接觸層并且在偏壓的晶片上引導等離子體轟擊材料。該方法還可包括將接觸材料沉積在間隔體的表面上，所述間隔體設置在與半導體主體相交的柵極電極處，并且同時沉積初始接觸層的接觸材料。該方法包括將足夠量的接觸材料沉積在間隔體的表面上以在間隔體處形成犧牲層從而避免在再濺射期間對間隔體的損壞。
[0058]通過一種方法，半導體器件包括:襯底;彼此由溝槽分隔開并且設置在襯底之上的至少兩個半導體主體，并且半導體主體具有由溝道區分隔開的源極區和漏極區；以及再濺射形成的接觸層，其在半導體主體上并且通過將初始接觸層再濺射而形成，所述示出接觸層被至少部分地再分布到溝槽內的半導體主體的部分。器件還具有設置在半導體主體的溝道區之上的柵極電介質層和設置在柵極電介質層之上的柵極電極。
[0059]通過其它方法，半導體器件具有半導體主體，半導體主體具有頂部和延伸并且橫貫到頂部的側壁，并且其中，初始接觸層至少設置在頂部上，且利用來自頂部處的初始接觸層的接觸材料將再濺射形成的接觸層設置在側壁處。在其它情況下，半導體主體具有從溝槽延伸的側壁，溝槽具有底部，并且其中，初始接觸層設置在溝槽的底部處，并且其中，側壁處的再濺射形成的接觸層至少部分地由來自溝槽的底部的接觸材料形成。通過另一方面，初始接觸層包括被配置和布置為在對來自初始接觸層的接觸材料進行再濺射期間進行再分布的犧牲部分，并且犧牲部分將大約10-20nm增加到初始接觸層的高度，而再濺射形成的接觸層設置在側壁處并且在側壁處具有至少大約l_5nm厚的厚度。另外，接觸材料包括鈦，并且再濺射形成的接觸層由等離子體轟擊材料形成，所述等離子體轟擊材料朝初始接觸層并且在偏壓的晶片上被引導。半導體包括設置在柵極電極處的間隔體，接觸材料根據對初始接觸層的接觸材料的沉積而設置在間隔體的表面處，并且接觸材料在間隔體的表面上具有足夠的量以在間隔體處形成犧牲層從而避免在再濺射期間對間隔體的損壞。
[0060]通過另一方面，移動計算平臺包括微處理器，所述微處理器包括:襯底；彼此由溝槽分隔開并且設置在襯底之上的至少兩個半導體主體，并且半導體主體具有由溝道區分隔開的源極區和漏極區；以及再濺射形成的接觸層，其在半導體主體上并且通過將初始接觸層再濺射而形成，所述初始接觸層被至少部分地再分布到溝槽內的半導體主體的部分。微處理器還具有設置在半導體主體的溝道區之上的柵極電介質層和設置在柵極電介質層之上的柵極電極。平臺還可以具有通信地耦合到微處理器的顯示屏和通信地耦合到微處理器的無線收發器。
[0061]通過其它方面，平臺具有半導體主體，所述半導體主體具有頂部和延伸并且橫貫到頂部的側壁，并且其中，初始接觸層至少設置在頂部上，并且利用來自頂部處的初始接觸層的接觸材料將再濺射形成的接觸層設置在側壁處。在其它情況下，半導體主體具有從溝槽延伸的側壁，溝槽具有底部，并且其中，初始接觸層設置在溝槽的底部處，并且其中，側壁處的再濺射形成的接觸層至少部分地由來自溝槽的底部的接觸材料形成。通過另一方面，初始接觸層包括被配置和布置為在對來自初始接觸層的接觸材料進行再濺射期間進行再分布的犧牲部分，并且犧牲部分將大約10-20nm增加到初始接觸層的高度，而再濺射形成的接觸層設置在側壁處并且在側壁處具有至少大約l_5nm厚的厚度。另外，接觸材料包括鈦，并且再濺射形成的接觸層由等離子體轟擊材料形成，所述等離子體轟擊材料朝初始接觸層并且在偏壓晶片上被引導。平臺包括設置在柵極電極處的間隔體，接觸材料根據對所述初始接觸層的所述接觸材料的所述沉積而設置在間隔體的表面處，并且接觸材料在間隔體的表面上具有足夠的量以在間隔體處形成犧牲層從而避免在再濺射期間對間隔體的損壞。
[0062]在其它示例中，微處理器可以包括還具有晶體管的SRAM高速緩存存儲器，所述晶體管包括以上示例性結構中的任何一個結構。
[0063]在又一個其它示例中，移動計算平臺可以包括示例性結構中的任何結構。
[0064]將認識到，本發明不限于這樣描述的實施方式，而是能夠在不脫離所附權利要求的范圍的情況下利用修改和變化來實踐本發明。例如，以上實施方式可以包括特征的具體組合。然而，以上實施方式在這個方面不受限制，并且在各個實施方式中，以上實施方式可以包括僅采取這樣的特征的子集、采取這樣的特征的不同次序、采取這樣的特征的不同組合和/或采取除明確列出的那些特征之外的附加特征。因此，應當參考所附權利要求、連同為這種權利要求賦予權利的等同物的全部范圍來確定本發明的范圍。
【主權項】
1.一種形成半導體器件的方法，包括: 在彼此由溝槽分隔開并且設置在襯底之上的至少兩個半導體主體的源極區或漏極區或所述源極區和所述漏極區兩者上沉積初始接觸層的接觸材料；以及 再濺射所述初始接觸層的所述接觸材料以將所述接觸材料中的至少一些接觸材料再分布到所述半導體主體的位于所述溝槽內的至少一個部分上。2.根據權利要求1所述的方法，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，沉積包括將所述初始接觸層至少沉積在所述頂部上，并且再濺射將所述接觸材料再分布到所述側壁上。3.根據權利要求1所述的方法，其中，沉積包括將接觸材料沉積在所述溝槽的底部處，并且其中，再濺射將所述接觸材料中的至少一些接觸材料從所述溝槽的所述底部再分布到所述半導體主體的所述側壁上。4.根據權利要求1-3中的任一項所述的方法，包括: 形成所述初始接觸層的犧牲部分；以及 在對所述接觸材料的再濺射期間將所述犧牲部分再分布。5.根據權利要求4所述的方法，其中，所述犧牲部分將大約10-20nm增加到所述初始接觸層的高度。6.根據權利要求1-5中的任一項所述的方法，其中，所述接觸材料包括鈦。7.根據權利要求1所述的方法，其中，所述半導體主體具有頂部和橫貫到所述頂部延伸的側壁，并且其中，所述側壁處的在再濺射之后產生的接觸層為至少大約l_5nm厚。8.根據權利要求1-7中的任一項所述的方法，其中，再濺射包括朝所述初始接觸層并且在經偏置的晶片上引導等離子體轟擊材料。9.根據權利要求1-8中的任一項所述的方法，包括:在設置在與所述半導體主體相交的柵極電極處的間隔體的表面上并且在沉積所述初始接觸層的所述接觸材料的同時，沉積所述接觸材料，并且所述方法包括將足夠量的所述接觸材料沉積在所述間隔體的所述表面上以在所述間隔體處形成犧牲層，以避免在再濺射期間對所述間隔體的損壞。10.根據權利要求1所述的方法，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，沉積包括將所述初始接觸層至少沉積在所述頂部上，并且再濺射將所述接觸材料再分布到所述側壁上， 其中，沉積包括將接觸材料沉積在所述溝槽的底部處，并且其中，再濺射將所述接觸材料中的至少一些接觸材料從所述溝槽的所述底部再分布到所述半導體主體的所述側壁上；所述方法包括: 形成所述初始接觸層的犧牲部分；以及 在對所述接觸材料的再濺射期間對所述犧牲部分進行再分布， 其中，所述犧牲部分將大約10_20nm增加到所述初始接觸層的高度， 其中，所述接觸材料包括鈦， 其中，所述側壁處的在再濺射之后產生的接觸層為至少大約l_5nm厚， 其中，再濺射包括朝所述初始接觸層并且在經偏置的晶片上引導等離子體轟擊材料；并且 所述方法包括:在設置在與所述半導體主體相交的柵極電極處的間隔體的表面上并且在沉積所述初始接觸層的所述接觸材料同時，沉積所述接觸材料，并且所述方法包括將足夠量的所述接觸材料沉積在所述間隔體的所述表面上以在所述間隔體處形成犧牲層，以避免在再濺射期間對所述間隔體的損壞。11.一種半導體器件，包括: 襯底； 至少兩個半導體主體，所述至少兩個半導體主體彼此由溝槽分隔開并且設置在所述襯底之上，所述半導體主體具有由溝道區分隔開的源極區和漏極區； 再濺射形成的接觸層，所述再濺射形成的接觸層在所述半導體主體上并且通過對初始接觸層進行再濺射而形成，所述初始接觸層被至少部分地再分布到所述半導體主體的位于所述溝槽內的部分； 柵極電介質層，所述柵極電介質層設置在所述半導體主體的所述溝道區之上；以及 柵極電極，所述柵極電極設置在所述柵極電介質層之上。12.根據權利要求11所述的半導體器件，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，所述初始接觸層至少設置在所述頂部上，并且所述再濺射形成的接觸層是利用來自所述頂部處的初始接觸層的接觸材料而設置在所述側壁處的。13.根據權利要求11所述的半導體器件，其中，所述半導體主體具有從所述溝槽延伸的側壁，所述溝槽具有底部，并且其中，所述初始接觸層設置在所述溝槽的所述底部處，并且其中，所述側壁處的所述再濺射形成的接觸層至少部分地由來自所述溝槽的所述底部的接觸材料形成。14.根據權利要求11-13中的任一項所述的半導體器件，其中，所述初始接觸層包括犧牲部分，所述犧牲部分被配置并布置為在對來自所述初始接觸層的所述接觸材料進行再濺射期間進行再分布。15.根據權利要求14所述的半導體器件，其中，所述犧牲部分將大約10-20nm增加到所述初始接觸層的高度。16.根據權利要求11-15中的任一項所述的半導體器件，其中，所述接觸材料包括鈦。17.根據權利要求11所述的半導體器件，其中，所述半導體主體具有頂部和橫貫到頂部延伸的側壁，并且其中，所述再濺射形成的接觸層設置在所述側壁處并且在所述側壁處具有至少大約l-5nm厚的總厚度。18.根據權利要求11所述的半導體器件，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，所述初始接觸層至少設置在所述頂部上，并且所述再濺射形成的接觸層是利用來自所述頂部處的所述初始接觸層的接觸材料而設置在所述側壁處的， 其中，所述半導體主體具有從所述溝槽延伸的側壁，所述溝槽具有底部，并且其中，所述初始接觸層設置在所述溝槽的所述底部處，并且其中，所述側壁處的所述再濺射形成的接觸層至少部分地由來自所述溝槽的所述底部的接觸材料形成， 其中，所述初始接觸層包括犧牲部分，所述犧牲部分被配置并布置為在對來自所述初始接觸層的所述接觸材料進行再濺射期間進行再分布， 其中，所述犧牲部分將大約10_20nm增加到所述初始接觸層的高度， 其中，所述再濺射形成的接觸層設置在所述側壁處并且在所述側壁處具有至少大約1-5nm厚的厚度， 其中，所述接觸材料包括鈦， 其中，所述再派射形成的接觸層由等離子體轟擊材料形成，所述等離子體轟擊材料朝所述初始接觸層并且在經偏置的晶片上被引導;并且 所述半導體器件包括設置在所述柵極電極處的間隔體，所述接觸材料由于對所述初始接觸層的所述接觸材料的沉積而設置在所述間隔體的表面處，并且所述接觸材料在所述間隔體的所述表面上具有足夠的量以在所述間隔體處形成犧牲層，以避免在再濺射期間對所述間隔體的損壞。19.一種移動計算平臺，包括: 微處理器，所述微處理器包括: 襯底； 至少兩個半導體主體，所述至少兩個半導體主體彼此由溝槽分隔開并且設置在所述襯底之上，所述半導體主體具有由溝道區分隔開的源極區和漏極區， 再濺射形成的接觸層，所述再濺射形成的接觸層在所述半導體主體上并且通過對初始接觸層進行再濺射而形成，所述初始接觸層被至少部分地再分布到所述半導體主體的位于所述溝槽內的部分； 柵極電介質層，所述柵極電介質層設置在所述半導體主體的所述溝道區之上，以及 柵極電極，所述柵極電極設置在所述柵極電介質層之上； 顯示屏，所述顯示屏通信地耦合到所述微處理器；以及 無線收發器，所述無線收發器通信地耦合到所述微處理器。20.根據權利要求19所述的平臺，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，所述初始接觸層至少設置在所述頂部上，并且所述再濺射形成的接觸層是利用來自所述頂部處的所述初始接觸層的接觸材料而設置在所述側壁處的。21.根據權利要求19所述的平臺，其中，所述半導體主體具有從所述溝槽延伸的側壁，所述溝槽具有底部，并且其中，所述初始接觸層設置在所述溝槽的所述底部處，并且其中，所述側壁處的所述再濺射形成的接觸層至少部分地由來自所述溝槽的所述底部的接觸材料形成。22.根據權利要求19-21中的任一項所述的平臺，其中，所述初始接觸層包括犧牲部分，所述犧牲部分被配置并布置為在對來自所述初始接觸層的所述接觸材料進行再濺射期間進行再分布。23.根據權利要求22所述的平臺，其中，所述犧牲部分將大約10-20nm增加到所述初始接觸層的高度。24.根據權利要求19所述的平臺，其中，所述半導體主體具有頂部和橫貫到頂部延伸的側壁，并且其中，所述再濺射形成的接觸層設置在所述側壁處并且在所述側壁處具有至少大約l-5nm厚的厚度。25.根據權利要求19所述的平臺，其中，所述半導體主體具有頂部和從所述頂部并且橫貫到所述頂部延伸的側壁，并且其中，所述初始接觸層至少設置在所述頂部上，并且所述再濺射形成的接觸層是利用來自所述頂部處的所述初始接觸層的接觸材料而設置在所述側壁處的， 其中，所述半導體主體具有從所述溝槽延伸的側壁，所述溝槽具有底部，并且其中，所述初始接觸層設置在所述溝槽的所述底部處，并且其中，所述側壁處的所述再濺射形成的接觸層至少部分地由來自所述溝槽的所述底部的接觸材料形成， 其中，所述初始接觸層包括犧牲部分，所述犧牲部分被配置并布置為在對來自所述初始接觸層的所述接觸材料進行再濺射期間進行再分布， 其中，所述犧牲部分將大約10-20nm增加到所述初始接觸層的高度， 其中，所述再濺射形成的接觸層設置在所述側壁處并且在所述側壁處具有至少大約1-5nm厚的厚度， 其中，所述接觸材料包括鈦， 其中，所述再派射形成的接觸層由等離子體轟擊材料形成，所述等離子體轟擊材料朝所述初始接觸層并且在經偏置的晶片上被引導;并且 所述平臺包括設置在所述柵極電極處的間隔體，所述接觸材料由于對所述初始接觸層的所述接觸材料的沉積而設置在所述間隔體的表面處，并且所述接觸材料在所述間隔體的所述表面上具有足夠的量以在所述間隔體處形成犧牲層，以避免在再濺射期間對所述間隔體的損壞。
【文檔編號】H01L21/28GK105940483SQ201380081038
【公開日】2016年9月14日
【申請日】2013年12月19日
【發明人】J·S·萊布, R·T·特勒格爾, D·B·貝里斯特倫
【申請人】英特爾公司