終端結構的制造方法
【專利摘要】本發明公開了一種終端結構的制造方法，包括步驟：在半導體襯底中形成溝槽；形成第一絕緣層將溝槽完全填充；淀積第二硬質掩模層；對第二硬質掩模層進行光刻刻蝕形成第一開口；以第二硬質掩模層為掩模對第一開口底部的第一絕緣層進行第一次各向異性刻蝕形成第二凹槽；對第二硬質掩模層進行橫向刻蝕使第一開口的寬度擴大；以第二硬質掩模層為掩模對第一開口底部的第一絕緣層進行第二次各向異性刻蝕使第二凹槽在縱向和橫向擴大并呈階梯結構；依次重復步驟六和步驟七并最后形成屏蔽介質層；去除第二硬質掩模層，在第二凹槽中填充電極材料層。本發明能形成厚度漸變的屏蔽介質層，能夠終端結構的電場強度分布均勻并提高擊穿電壓，且工藝簡單、成本低。
【專利說明】
終端結構的制造方法
技術領域
[0001]本發明涉及一種半導體集成電路制造方法，特別是涉及一種終端結構的制造方法。
【背景技術】
[0002]自功率MOS技術發明以來，該技術已取得了很多重要的發展和長足的進步。近年來，功率MOS技術的新器件結構和新制造工藝不斷的涌現，以達到兩個最基本的目標:最大的功率處理能力，最小的功率損耗。溝槽柵M0SFET(Trench M0S)技術是實現此目標最重要的技術推動力之一。最初，Trench MOS技術的發明是為了增加平面器件的溝道密度，以提高器件的電流處理能力，然而，改進的新的Trench MOS結構不但能降低溝道密度，還能進一步降低漂移區電阻，Trench MOS技術發展的其主要目標是:(I)降低正向導通電阻以減小靜態功率損耗;(2)提尚開關速度以減小瞬態功率損耗。
[0003]新的TrenchMOS結構中，最具代表性的是屏蔽柵(ShieId-Gate)技術，可利用其第一層多晶硅(Shield)作為“體內場板”來降低漂移區的電場，從而降低漂移區電阻，所以Shield-Gate技術通常具有更低的導通電阻和更高的擊穿電壓，并可用于較高電壓(20V-250V)的Trench MOS產品。此外，由于Shield-Gate技術可具有更高的輸入電容(Ciss)和米勒(Miller)電容(Cgd)比值，Ciss/Cgd，所以，Shield-Gate器件擁有更高的抗漏極電壓震蕩對柵極影響的能力。近年具有屏蔽柵的Trench MOS結構及工藝方面的改進層出不窮，這些新的結構及工藝極大的提高該結構器件的市場占有率，通過該技術生產的Trench MOS產品市場占有率逐年提高，得到蓬勃發展。
[0004]由第一層多晶硅組成屏蔽電極和底部的屏蔽介質層組成的終端結構能夠降低溝槽側面的漂移區電場，其中位于溝槽側面的屏蔽介質層的厚度分布對電場的影響具有較大影響，如圖1所示，是具有均勻厚度和階梯式結構厚度的屏蔽介質層的終端結構的電場分布比較圖；在半導體襯底如娃襯底1la的溝槽中形成有屏蔽介質層如氧化層102a，在半導體襯底如硅襯底1lb的溝槽中形成有屏蔽介質層如氧化層102b。從溝槽的底部到頂部屏蔽介質層102a的厚度均勾，而屏蔽介質層102a的厚度會逐漸減薄。從標記103a所對應的電場強度分布線可以看出，在溝槽的底部電場分布的更少，而在溝槽的頂部電場分布更加集中；從標記103b所對應的電場強度分布線可以看出，在溝槽的整個深度范圍內電場分布比較均勻。曲線104表示具有厚度漸變的屏蔽介質層102b所對應的溝槽側面的電場強度分布曲線，曲線105表示具有厚度均勻的屏蔽介質層102a所對應終端結構的溝槽側面的電場強度分布曲線。可以看出，屏蔽介質層102b所對應終端結構的溝槽側面的電場強度分布更加均勻，耐壓能力更高。圖1中顯示了具有屏蔽介質層102a所對應的終端結構的耐壓為59.6V，具有屏蔽介質層102b所對應的終端結構的耐壓為114.8V。
【發明內容】
[0005]本發明所要解決的技術問題是提供一種終端結構的制造方法，能形成厚度從溝槽的底部到頂部逐漸變薄的屏蔽介質層，能夠終端結構的電場強度分布均勻并提高擊穿電壓，且工藝簡單、成本低。
[0006]為解決上述技術問題，本發明提供的終端結構的制造方法包括如下步驟:
[0007]步驟一、提供一半導體襯底，采用光刻刻蝕工藝在所述半導體襯底中形成溝槽。
[0008]步驟二、進行第一絕緣層生長，所述第一絕緣層將所述溝槽完全填充。
[0009]步驟三、淀積第二硬質掩模層，所述第二硬質掩模層的材料和所述第一絕緣層的材料不同；且所述第二硬質掩模層能作為后續對所述第一絕緣層進行各向異性刻蝕的掩模以及后續對所述第二硬質掩模層進行橫向刻蝕的刻蝕速率大于所述第一絕緣層的刻蝕速率。
[0010]步驟四、對所述第二硬質掩模層進行光刻刻蝕形成穿過所述第二硬質掩模層的第一開口，所述第一開口位于所述溝槽的正上方，所述第一開口的中央和所述溝槽的中央對齊，所述第一開口的寬度小于所述溝槽的寬度。
[0011]步驟五、以所述第二硬質掩模層為掩模對所述第一開口底部的所述第一絕緣層進行第一次各向異性刻蝕形成第二凹槽，所述第二凹槽的寬度由所述第一開口的寬度確定。
[0012]步驟六、對所述第一開口兩側的所述第二硬質掩模層進行橫向刻蝕使所述第一開口的寬度擴大。
[0013]步驟七、以所述第一開口擴大后的所述第二硬質掩模層為掩模對所述第一開口底部的所述第一絕緣層進行第二次各向異性刻蝕使所述第二凹槽在縱向和橫向擴大并呈階梯結構。
[0014]步驟八、依次重復步驟六和步驟七并最后在所述溝槽的底部和側面形成由剩余的所述第一絕緣層組成的屏蔽介質層。
[0015]每次步驟七完成后，所述第二凹槽最頂部階梯處的寬度由當次各向異性刻蝕所對應的所述第一開口的寬度確定，所述第二凹槽最頂部階梯處以下的各階梯處的寬度分布依次由前一次各向異性刻蝕直至所述第一次各向異性刻蝕所對應的所述第一開口的寬度確定。
[0016]從所述溝槽的底部往上，所述溝槽側面的所述屏蔽介質層呈階梯結構且隨著階梯增加厚度依次減薄。
[0017]步驟九、去除所述第二硬質掩模層，在所述第二凹槽中填充電極材料層并形成終端結構。
[0018]進一步的改進是，所述半導體襯底為形成有硅外延層的硅襯底，所述溝槽形成于所述娃外延層中。
[0019]進一步的改進是，所述第一絕緣層由氧化硅組成。
[0020]進一步的改進是，所述第二硬質掩模層由氮化硅組成。
[0021]進一步的改進是，步驟六采用各向同性刻蝕對所述第一開口兩側的所述第二硬質掩模層進行橫向刻蝕。
[0022]進一步的改進是，步驟六采用的各向同性刻蝕為濕法刻蝕。
[0023]進一步的改進是，步驟九中填充的所述電極材料層為多晶硅層。
[0024]進一步的改進是，所述終端結構應用于屏蔽柵功率MOSFET中，所述電極材料層作為屏蔽電極。
[0025]進一步的改進是，步驟八形成的所述屏蔽介質層的位于所述溝槽底部表面的厚度大于等于位于所述溝槽側面的厚度。
[0026]本發明采用一次溝槽填充工藝并加多次逐步刻蝕就能形成厚度從溝槽的底部到頂部逐漸變薄的屏蔽介質層，能夠終端結構的電場強度分布均勻并提高擊穿電壓；由于本發明采用一次溝槽填充加多次逐步刻蝕就能實現，整個刻蝕工藝中進行第一次進行光刻定義即可，后續過程中不在需要進行光刻定義，故工藝簡單、成本低。
【附圖說明】
[0027]下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明:
[0028]圖1是具有均勻厚度和階梯式結構厚度的屏蔽介質層的終端結構的電場分布比較圖；
[0029]圖2A-2H是現有第一種終端結構的制造方法各步驟中的器件結構示意圖；
[0030]圖3A-3H是現有第二種終端結構的制造方法各步驟中的器件結構示意圖；
[0031 ]圖4是本發明實施例終端結構的制造方法的流程圖；
[0032]圖5A-5J是本發明實施例終端結構的制造方法各步驟中的器件結構示意圖。
【具體實施方式】
[0033]如圖2A至2H所示，是現有第一種終端結構的制造方法各步驟中的器件結構示意圖；終端結構應用于屏蔽柵功率MOSFET中；現有第一種方法中的底部絕緣層即屏蔽介質層采用底部氧化層，是通過氧化層逐步淀積(Stepped-Oxide-Deposit 1n，S0D)實現，包括如下步驟:
[0034]如圖2A所示，提供表面形成有N型硅外延層202的硅襯底201，在硅外延層202的溝槽柵形成區域形成溝槽203，圖2A中僅顯示了一個溝槽203，屏蔽柵功率MOSFET—般會由多個MOSFET單元結構組成，一個溝槽203對應于一個MOSFET單元結構。之后在溝槽203的底部表面和側面形成氧化層204a。
[0035]如圖2B所示，在溝槽203中填充犧牲層205a，并對犧牲層205a進行回刻，回刻后的犧牲層205a位于溝槽203的底部。之后將位于犧牲層205a底部的溝槽203的側面的氧化層204a去除。
[0036]如圖2C所示，之后去除犧牲層205a。之后形成氧化層204b，溝槽203的底部的氧化層將會由氧化層204a和204b疊加組成，溝槽203的底部的氧化層由氧化層204b組成，所以溝槽203的底部氧化層會較厚。之后形成犧牲層205b并回刻，回刻后的犧牲層205b位于溝槽203的底部但是犧牲層205b的縱向厚度會比圖2B的犧牲層205a厚。之后將犧牲層205b頂部的氧化層204b去除。
[0037]之后重復進行氧化層淀積，犧牲層淀積和回刻，將犧牲層頂部的氧化層去除。從而形成具有厚度漸變的底部氧化層204。其中，圖2D中形成有氧化層204c，犧牲層205c;圖2E中形成有氧化層204d，犧牲層205d;圖2F中形成有氧化層204e，犧牲層205e;圖2G中形成有氧化層204f ο圖2G形成氧化層204f之后，已經得到了氧化層204，由圖2G可知，氧化層204底部的氧化層是由更多次數淀積的氧化層疊加而成，故氧化層204具有從底部到頂部厚度逐漸減小的結構。
[0038]之后如圖2H所示，填充第一多晶硅層206。后續步驟中將會對第一多晶硅層206進行回刻形成多晶硅屏蔽電極。即由多晶硅屏蔽電極206和底部氧化層即屏蔽介質層204組成終端結構，之后形成屏蔽柵功率MOSFET的其它結構，包括:形成多晶硅柵，柵介質層，P阱，源區，層間膜，接觸層和正面金屬層等步驟不再詳細介紹。
[0039]如圖3A至3H所示，是現有第二種終端結構的制造方法各步驟中的器件結構示意圖；現有第二種方法中的底部絕緣層采用底部氧化層，是通過氧化層逐步刻蝕去除(Stepped-Oxide-Etch-Off，S0E)實現，包括如下步驟:
[0040]如圖3A所示，提供表面形成有N型硅外延層302的硅襯底301，在硅外延層302的溝槽柵形成區域形成溝槽303，圖3A中僅顯示了一個溝槽303。之后在溝槽303的底部表面和側面形成氧化層304。
[0041 ]如圖3B所示，在溝槽303中填充犧牲層305。之后采用刻蝕工藝將位于犧牲層305的頂部兩側的氧化層304去除，去除區域如標記306a所示。
[0042]如圖3C所示，之后犧牲層305進行回刻，使犧牲層305降低一定的深度。之后對犧牲層305頂部的氧化層304進行刻蝕去除，去除區域如標記306b所示。
[0043]之后重復犧牲層305回刻，氧化層304刻蝕的工藝，從而形成具有厚度漸變的底部氧化層304。其中，圖3D中氧化層304被去除的區域如標記306c所示；圖3E中氧化層304被去除的區域如標記306d所示；圖3F中氧化層304被去除的區域如標記306e所示。圖3G中將犧牲層305完全去除，從而完成厚度漸變的氧化層304的形成工藝。由圖3G可知，氧化層304底部的氧化層是由被刻蝕的次數更少從而更厚，故氧化層304具有從底部到頂部厚度逐漸減小的結構。
[0044]之后如圖3H所示，填充第一多晶硅層307。后續步驟中將會對第一多晶硅層307進行回刻形成多晶硅屏蔽電極。之后形成多晶硅柵，柵介質層，P阱，源區，層間膜，接觸層和正面金屬層等步驟不再詳細介紹。
[0045]如圖4所示，是本發明實施例終端結構的制造方法的流程圖；如圖5A至5J所示，是本發明實施例終端結構的制造方法各步驟中的器件結構示意圖。本發明實施例終端結構的制造方法包括如下步驟:
[0046]步驟一、如圖5A所示，提供一半導體襯底I，采用光刻刻蝕工藝在所述半導體襯底I中形成溝槽2。較佳為，所述半導體襯底I為形成有硅外延層的硅襯底，所述溝槽2形成于所述娃外延層中。
[0047]步驟二、如圖5B所示，進行第一絕緣層3生長，所述第一絕緣層3將所述溝槽2完全填充。較佳為，所述第一絕緣層3由氧化硅組成。
[0048]步驟三、如圖5C所示，淀積第二硬質掩模層4，所述第二硬質掩模層4的材料和所述第一絕緣層3的材料不同；且所述第二硬質掩模層4能作為后續對所述第一絕緣層3進行各向異性刻蝕的掩模以及后續對所述第二硬質掩模層4進行橫向刻蝕的刻蝕速率大于所述第一絕緣層3的刻蝕速率。較佳為，所述第二硬質掩模層4由氮化硅組成。
[0049]步驟四、如圖5C所示，對所述第二硬質掩模層4進行光刻刻蝕形成穿過所述第二硬質掩模層4的第一開口 5，所述第一開口 5位于所述溝槽2的正上方，所述第一開口 5的中央和所述溝槽2的中央對齊，所述第一開口 5的寬度小于所述溝槽2的寬度。
[0050]步驟五、如圖5D所示，以所述第二硬質掩模層4為掩模對所述第一開口5底部的所述第一絕緣層3進行第一次各向異性刻蝕形成第二凹槽6，所述第二凹槽6的寬度由所述第一開口 5的寬度確定。
[0051]步驟六、如圖5E所示，采用各向同性刻蝕對所述第一開口5兩側的所述第二硬質掩模層4進行橫向刻蝕使所述第一開口 5的寬度擴大。較佳為，步驟六采用的各向同性刻蝕為濕法刻蝕。
[0052]步驟七、如圖5F所示，以所述第一開口5擴大后的所述第二硬質掩模層4為掩模對所述第一開口 5底部的所述第一絕緣層3進行第二次各向異性刻蝕使所述第二凹槽6在縱向和橫向擴大并呈階梯結構；圖5F中標記61表示所述第二凹槽6的底部階梯，標記62表示階梯61頂部的階梯，可知階梯62的寬度會由第二次各向異性刻蝕所對應的第一開口 5的寬度確定，階梯61為前一次，這里為第一次各向異性刻蝕所對應的第一開口 5的寬度確定。
[0053]步驟八、依次重復步驟六和步驟七并最后在所述溝槽2的底部和側面形成由剩余的所述第一絕緣層3組成的屏蔽介質層31。
[0054]如圖5G所示為第一次重復步驟六所對應的示意圖，使第一開口5進一步的擴大；圖5H所示為第一次重復步驟七所對應的示意圖，使第二凹槽6進一步的擴大且出現三個階梯，分別為階梯61、62和63，階梯63由第一次重復步驟七時各向異性刻蝕所對應的第一開口 5SP圖5G所對應的第一開口 5的寬度確定。
[0055]后面依次循環進行，最后得到所需要厚度結構的屏蔽介質層31，如圖51所示，為最終得到的屏蔽介質層31和對應的第二凹槽6的結構，屏蔽介質層用標記31表示。可知，每次步驟七完成后，所述第二凹槽6最頂部階梯處6η的寬度由當次各向異性刻蝕所對應的所述第一開口 5的寬度確定，所述第二凹槽6最頂部階梯處以下的各階梯處的寬度分布依次由前一次各向異性刻蝕直至所述第一次各向異性刻蝕所對應的所述第一開口 5的寬度確定。
[0056]從所述溝槽2的底部往上，所述溝槽2側面的所述屏蔽介質層31呈階梯結構且隨著階梯增加厚度依次減薄。較佳為，所述屏蔽介質層31的位于所述溝槽2底部表面的厚度大于等于位于所述溝槽2側面的厚度。
[0057]步驟九、如圖5J所示，去除所述第二硬質掩模層4，在所述第二凹槽6中填充電極材料層7并形成終端結構。較佳為，所述電極材料層7為多晶硅層。
[0058]本發明實施例中，所述終端結構應用于屏蔽柵功率MOSFET中，所述電極材料層7作為屏蔽電極。
[0059]以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。
【主權項】
1.一種終端結構的制造方法，其特征在于，包括如下步驟: 步驟一、提供一半導體襯底，采用光刻刻蝕工藝在所述半導體襯底中形成溝槽； 步驟二、進行第一絕緣層生長，所述第一絕緣層將所述溝槽完全填充； 步驟三、淀積第二硬質掩模層，所述第二硬質掩模層的材料和所述第一絕緣層的材料不同；且所述第二硬質掩模層能作為后續對所述第一絕緣層進行各向異性刻蝕的掩模以及后續對所述第二硬質掩模層進行橫向刻蝕的刻蝕速率大于所述第一絕緣層的刻蝕速率；步驟四、對所述第二硬質掩模層進行光刻刻蝕形成穿過所述第二硬質掩模層的第一開口，所述第一開口位于所述溝槽的正上方，所述第一開口的中央和所述溝槽的中央對齊，所述第一開口的寬度小于所述溝槽的寬度； 步驟五、以所述第二硬質掩模層為掩模對所述第一開口底部的所述第一絕緣層進行第一次各向異性刻蝕形成第二凹槽，所述第二凹槽的寬度由所述第一開口的寬度確定； 步驟六、對所述第一開口兩側的所述第二硬質掩模層進行橫向刻蝕使所述第一開口的寬度擴大； 步驟七、以所述第一開口擴大后的所述第二硬質掩模層為掩模對所述第一開口底部的所述第一絕緣層進行第二次各向異性刻蝕使所述第二凹槽在縱向和橫向擴大并呈階梯結構； 步驟八、依次重復步驟六和步驟七并最后在所述溝槽的底部和側面形成由剩余的所述第一絕緣層組成的屏蔽介質層； 每次步驟七完成后，所述第二凹槽最頂部階梯處的寬度由當次各向異性刻蝕所對應的所述第一開口的寬度確定，所述第二凹槽最頂部階梯處以下的各階梯處的寬度分布依次由前一次各向異性刻蝕直至所述第一次各向異性刻蝕所對應的所述第一開口的寬度確定； 從所述溝槽的底部往上，所述溝槽側面的所述屏蔽介質層呈階梯結構且隨著階梯增加厚度依次減薄； 步驟九、去除所述第二硬質掩模層，在所述第二凹槽中填充電極材料層并形成終端結構。2.如權利要求1所述的終端結構的制造方法，其特征在于:所述半導體襯底為形成有硅外延層的硅襯底，所述溝槽形成于所述硅外延層中。3.如權利要求2所述的終端結構的制造方法，其特征在于:所述第一絕緣層由氧化硅組成。4.如權利要求3所述的終端結構的制造方法，其特征在于:所述第二硬質掩模層由氮化硅組成。5.如權利要求1或3所述的終端結構的制造方法，其特征在于:步驟六采用各向同性刻蝕對所述第一開口兩側的所述第二硬質掩模層進行橫向刻蝕。6.如權利要求5所述的終端結構的制造方法，其特征在于:步驟六采用的各向同性刻蝕為濕法刻蝕。7.如權利要求1所述的終端結構的制造方法，其特征在于:步驟九中填充的所述電極材料層為多晶硅層。8.如權利要求1或7所述的終端結構的制造方法，其特征在于:所述終端結構應用于屏蔽柵功率MOSFET中，所述電極材料層作為屏蔽電極。9.如權利要求1所述的終端結構的制造方法，其特征在于:步驟八形成的所述屏蔽介質層的位于所述溝槽底部表面的厚度大于等于位于所述溝槽側面的厚度。
【文檔編號】H01L21/765GK105931969SQ201610374737
【公開日】2016年9月7日
【申請日】2016年5月31日
【發明人】顏樹范
【申請人】上海華虹宏力半導體制造有限公司