具有回填端子的反熔絲的制作方法

具有回填端子的反熔絲的制作方法
【專利摘要】反熔絲可以包括非平面導電端子，非平面端子具有高z部分，所述高z部分延伸到比低z部分更大的z高度。第二導電端子設置在低z部分之上并且通過至少一個介于中間的電介質材料與第一端子分隔開。反熔絲的制造可以包括在設置在襯底之上的第一電介質中形成第一開口，以及底切第一電介質材料的區域。第一電介質材料的底切區穿過第一開口用第二電介質材料(例如，柵極電介質材料)作內襯。導電第一端子材料穿過第一開口回填有內襯的底切區。穿過第一電介質材料的第二開口暴露了為底切區作內襯的第二電介質材料。在第二開口中回填導電第二端子材料。
【專利說明】
具有回填端子的反熔絲
技術領域
[0001]本文中所述的實施例總體上涉及集成電路(IC)和單片器件，并且更具體而言涉及單片反熔絲。
【背景技術】
[0002]單片IC通常包括多個晶體管，例如在平面襯底(例如，硅晶片)之上制造的金屬氧化物半導體場效應晶體管(MOSFET)。
[0003]IC常常包括至少一個反熔絲。反熔絲是電氣器件，其以高電阻開始并且被設計為當在器件兩端的電壓超過閾值電平時永久地創建導電路徑。隨著晶體管尺寸一代接一代地縮放，縮小反熔絲位單元大小以及反熔絲程序電壓是有利的。
[0004]常規的反熔絲設計常常采用如圖1中所描繪的基于MOS晶體管的結構。反熔絲101采用晶體管柵極端子130和源極/漏極接觸部141、142。如此，反熔絲電路路徑穿過柵極電介質120、摻雜的半導體阱108、以及重摻雜的半導體源極/漏極110。在編程操作期間導電路徑的形成需要永久地擊穿柵極電介質120，從而使介于柵極端子130與源極/漏極接觸部141、142之間的電阻發生變化。在擊穿后的反熔絲中的電流電平繼而局限于導電狀態電阻。對于反熔絲101，在導電狀態下的電阻包括介于中間的半導體區108、110的電阻和相關聯的金屬半導體接觸部的電阻，這產生了有限的接通/關斷反熔絲比。此外，利用晶體管結構的擊穿的常規反熔絲設計需要足以容納基于MOS晶體管的反熔絲和用于對反熔絲進行編程的至少一個其它MOS晶體管兩者的位單元面積。
[0005]具有低導電狀態電阻和/或較小位單元面積的反熔絲架構和相關聯的制造技術是有利的。
【附圖說明】
[0006]在附圖中通過示例的方式而非通過限制性的方式示出了本文中所述的材料。為了例示的簡單和清楚，在附圖中所示的元件不一定按比例繪制。例如，為了清楚，一些元件的尺寸可能相對于其它元件被放大。此外，在被認為是適當的地方，附圖標記在附圖當中重復，以指示相應的或類似的元件。在附圖中:
[0007]圖1是常規的單片反熔絲；
[0008]圖2A是根據實施例的單片反熔絲的平面視圖；
[0009]圖2B和2C是根據實施例的圖2A中所示的反熔絲的截面視圖；
[0010]圖3A是根據實施例的反熔絲位單元電路的示意圖；
[0011 ]圖3B和3C是根據實施例的反熔絲位單元布局的平面視圖；
[0012]圖3D和3E是根據實施例的圖3B中所示的反熔絲位單元布局的截面視圖；
[0013]圖4A是示出根據實施例的形成反熔絲的方法的流程圖；
[0014]圖4B是示出根據實施例的形成反熔絲位單元的方法的流程圖；
[0015]圖5A、5B、5C、5D、5E、5F、和5G是根據實施例的在執行圖4B中所描繪的方法中的所選擇的操作時反熔絲位單元演進的截面視圖；
[0016]圖6示出了根據本發明的實施例的采用具有回填端子的單片反熔絲的移動計算平臺和數據服務器機器；以及
[0017]圖7是根據本發明的實施例的電子計算設備的功能方框圖。
【具體實施方式】
[0018]參考附圖描述了一個或多個實施例。盡管詳細描繪并討論了具體的構造和布置，但是應當理解的是這僅是出于說明性目的。相關領域的技術人員將認識到，在不脫離本說明書的精神和范圍的情況下其它構造和布置也是可能的。對于相關領域的技術人員顯而易見的是，可以在除了本文中詳細描述的系統和應用以外的各種其它系統和應用中采用本文中所述的技術和/或布置。
[0019]在以下【具體實施方式】中，參考形成本說明的一部分并且示出示例性實施例的附圖。此外，要理解的是，可以利用其它實施例，并且可以在不脫離所要求保護的主題的情況下做出結構和/或邏輯變化。還應當注意，方向和引用(例如，上、下、頂、底等)僅可以用于幫助對附圖中的特征的描述。可以參考所示的x-z坐標來理解“上部”和“下部”、“上方”和“下方”之類的術語，并且可以參考X，Y坐標或者參考非Z坐標來理解諸如“相鄰”之類的術語。在本文中相對位置的術語僅用作標記，該標記采用可以比枚舉式標記(例如，“第一”、“第二”、“第三”等)更清楚的方式使結構特征彼此區分開。
[0020]在以下描述中，闡述了很多細節，然而，對本領域技術人員而言顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明。在一些實例中，以方框圖的形式而非以細節的形式示出公知的方法和器件，以避免使本發明難以理解。在整個說明書中對“實施例”或“一個實施例”的引用表示在本發明的至少一個實施例中包括結合實施例所描述的特定特征、結構、功能、或特性。因此，在整個本說明書中的各處的出現的短語“在實施例中”或“在一個實施例中”不一定指代本發明的同一實施例。此外，可以在一個或多個實施例中以任何適當的方式組合特定特征、結構、功能、或特性。例如，只要是在與第一和第二實施例相關聯的特定特征、結構、功能、或特性互不排斥的地方，就可以使第一實施例與第二實施例相結入口 ο
[0021]如本發明的說明書和所附權利要求中所使用的，單數形式“一”和“所述”旨在同樣包括復數形式，除非上下文明確地另行指示。還要理解的是，本文中所使用的術語“和/或”指的是并且包含相關聯的列舉項中的一個或多個項的任何以及所有可能的組合。
[0022]在本文中，術語“耦合”和“連接”連同其派生詞可以用于描述部件之間的功能或結構關系。應當理解的是，這些術語并不是要作為彼此的同義詞。相反，在特定實施例中，“連接”可以用于指示兩個或更多元件彼此直接物理、光學或電接觸。“耦合”可以用于指示兩個或更多的元件彼此直接或間接(在它們之間具有其它中間元件)物理、光學或電接觸和/或兩個或更多的元件彼此合作或相互作用(例如，如因果關系中的情況)。
[0023]本文中所使用的術語“在……之上”、“在……之下”、“在……之間”和“在……上”指的是一個部件或材料層相對于其它部件或材料的相對位置，其中，這種物理關系是值得注意的。例如，在材料的背景下，設置在一種材料之上或之下的另一種材料可以直接接觸或者可以具有一個或多個中間材料層。此外，設置在兩種材料或材料層之間的一種材料可以與所述的兩個層直接接觸或者可以具有一個或多個中間層。相比之下，在第二材料或材料層“上”的第一材料或材料層與所述第二材料/材料層直接接觸。在部件組件的背景下可以做出類似的區分。
[0024]如在整個本說明書和權利要求中所使用的，通過術語“……中的至少一個”或者“……中的一個或多個”加入的項目的列表可以指所列出的術語的任何組合。例如，短語“A、B或C中的至少一個”可以表示A、B、C、A和B、A和C、B和C或者A、B、和C。
[0025]描述了使用金屬-絕緣體-金屬(MM)電容器疊置體的單片反熔絲的技術和結構。根據實施例的反熔絲結構在陽極和陰極端子兩者處采用導電材料而沒有介于中間的半導體。電介質擊穿用于反熔絲編程，其中，施加在電介質材料兩端的電壓將引起這兩個端子之間的短路的反熔絲端子分隔開。本文中所述的實施例的一些益處包括相對于基于MOS電容器和/或MOS晶體管的反熔絲架構的更低的程序電壓、更高的接通/關斷比以及更小的位單元大小。在有利的實施例中，反恪絲制造能夠與高K柵極電介質、金屬柵極MOS晶體管制造流兼容。
[0026]在實施例中，單片反熔絲包括設置在襯底之上的非平面導電端子。非平面端子具有從襯底延伸到比低z部分更大的z高度的高z部分。第一(“下部”)電介質材料環繞低z部分的至少一個側壁。第二(“上部”)電介質材料設置在第一電介質材料和低z部分之上。第二導電端子設置在低z部分之上，穿過第二電介質材料的至少部分厚度延伸，并且與第一端子分隔開第一電介質材料的至少部分厚度。
[0027]圖2A是根據一個這樣的實施例的單片反熔絲201的平面視圖。圖2B是根據實施例的沿著圖2A中所示的縱向B-B’線的反熔絲201的截面視圖。圖2C是根據實施例的沿著圖2A中所示的橫向C-C’線的反熔絲201的截面視圖。附圖標記在圖2A-2C中是相同的，因為附圖表不同一結構實施例的不同視圖。
[0028]如圖2A中所示，襯底205的區域被反熔絲端子230覆蓋。襯底205可以是適合于形成IC的任何襯底，例如但不限于:半導體襯底、絕緣體上半導體(SOI)襯底、或絕緣體襯底(例如，藍寶石)等和/或它們的組合。在一個示例性實施例中，襯底205包括大體上單晶的半導體，例如但不限于硅。示例性半導體成分還包括:IV族體系，例如硅、鍺或它們的合金；II1-V族體系，例如GaAs、InP、InGaAs等；II1-N族體系，例如GaN。如圖2B中進一步示出的，襯底205可以包括被反熔絲端子230占據的區域內的隔離電介質材料206。電介質材料206可以是具有足以使反熔絲與阱地面電隔離和/或防止穿過襯底205的電短路的厚度的任何材料，例如二氧化硅或氮化硅。
[0029]反熔絲端子230可以是任何導電材料，例如但不限于金屬和低電阻半導體。低電阻半導體包括多晶硅、摻雜的多晶硅、多晶鍺、摻雜的多晶鍺、多晶硅鍺、或摻雜的多晶硅鍺。在有利的實施例中，端子230包括一種或多種金屬，例如但不限于鎢、鎳、鈷、鋁、和鈦。對于這樣的金屬實施例，端子230大體上可以是只有極少量雜質的一種金屬，或者可以包括多種金屬的層壓疊置體結構或成分分級，或者可以是這樣的金屬的均質合金、合金化金屬的層壓或分級等等。在合金化金屬的實施例中，可以在端子230中采用金屬-氮化物、金屬-碳化物、金屬-硅化物、以及金屬-鍺化物中的一種或多種。
[0030]端子230具有縱向長度L1和橫向寬度W1。長度L1可以按照需要變化以用于提供長度Lc的接觸著落部，并且進一步為具有長度L2的第二反熔絲端子240的重疊(例如，在X維度上)提供空間。如此，反熔絲端子長度1^是制作能力關于最小接觸尺寸的函數。如下進一步所述，反熔絲端子長度L1也是期望的反熔絲端子電容器面積的函數。遵循以下功能指南，端子230可以具有介于最小設計規則(例如Ο.?μπι或更小)到5-10μπι(或更大)之間的任何地方的長度L1。類似地，端子230可以具有介于最小設計規則(例如，ΙΟμπι或更小)直到對于電源線典型的150nm (或更大)之間的任何地方的寬度1。
[0031]如圖2B中所示，端子230是非平面的，而端子長度L1包括高z部分231和低z部分232兩者。高z部分231從襯底205延伸到比低z部分232所延伸的z高度(Hl)更大的z高度(Hh)。高z和低z部分231、232的相對長度可以在尚z部分231足以提供如圖2A所不的接觸著落部長度Lc的情況下變化。低z部分232可以具有足以為反熔絲接觸部240提供期望的重疊的長度。在示例性實施例中，端子230具有介于50nm與200nm之間、有利地介于50nm與150nm之間、并且更有利地不大于10nm的高z高度。低z高度Hl比高z高度Hh小介于Hh的10-90%之間的任何地方的量。在一個這樣的實施例中，Hl至少是10nm，有利地介于20nm與90nm之間。
[0032]如圖2A、2B、和2C中所示，電介質材料220完全環繞低z部分232。電介質材料220設置在襯底205與端子230的底表面230B之間。在襯底205是晶體半導體的示例性實施例中，端子230僅通過電介質材料220、嵌入到晶體半導體中的隔離電介質206與晶體半導體分隔開。電介質材料220除了被設置在低z部分232的頂表面230D上以外，還進一步被設置為與端子側壁230A和230B相鄰。電介質材料220可以包括采用均質成分的形式或者作為層壓膜疊置體和/或分級成分的一種或多種電介質材料。在實施例中，電介質材料220包括二氧化硅、和/或氮化硅、和/或氮氧化硅、和/或具有高于氮化硅的體相對介電常數(例如，至少10)的較高K的材料。在有利的高K實施例中，電介質材料220包括金屬氧化物，例如Hf O2、TiQ2、ZnO2等。
[0033]在實施例中，第二反熔絲端子240與端子230的一部分重疊。如圖2B中所示，端子240與端子230分隔開電介質材料220的至少一部分厚度。在有利的實施例中，分隔端子230和240的所有材料是電介質材料220(即，沒有其它介于中間的材料)。因為反熔絲編程通過一個或多個電介質擊穿機構(被示為端子230與240之間的可變電阻器)繼續進行，所以編程電壓除了取決于如下所述的反熔絲電容器面積以外還是位于端子之間的電介質材料220的厚度的函數。減小電介質材料220的厚度可以降低反熔絲編程電壓。在示例性實施例中，電介質材料220具有位于端子230與240之間的T1層厚度，其低于1nm等效氧化物厚度(EOT)。在電介質材料220是具有至少10的體相對介電常數的高k電介質材料的有利的實施例中，T1具有小于1nm的物理厚度。在其它實施例中，位于端子230與240之間的電介質材料22(^91^厚度小于在端子240的邊界之外的區域中的電介質材料22(^^T2厚度。可以相對于T2選擇性地減小T1厚度，作為設計(例如，降低)反熔絲編程電壓的另一種方法。
[0034]第二反熔絲端子240設置在第一端子低z部分232之上。反熔絲端子240可以是針對端子230所描述的材料中的任何材料。在有利的實施例中，端子240是金屬，例如但不限于鎢、鎳、鈷、鋁、和鈦、以及它們的氮化物、硅化物、碳化物、和鍺化物。在端子230和240兩者都是金屬的一個不例性實施例中，端子240是與端子230不同的金屬。端子230、電介質材料220、和端子240形成M頂電容器疊置體。在實施例中，反熔絲編程電壓是MM電容器面積的函數，至少部分地因為電介質材料220內的缺陷參與由在端子230、240兩端的編程電壓的施加引起的(多個)電介質擊穿機構。對于具有給定質量和厚度的電介質，增加反熔絲電容器的面積可以降低反熔絲程序電壓，因為存在于反熔絲電容器內的缺陷的數量與電介質材料220的面積成比例，在電介質材料220兩端施加了電場。如此，可以通過增加端子230與240之間的重疊面積來設計反熔絲程序電壓。如圖2A中所示，光刻圖案化可以至少部分地通過反熔絲端子240的橫向尺寸標注(第二端子長度L2和橫向寬度W2)以及第一端子寬度W1 (其中，W2大于W1)的尺寸標注來限定反熔絲電容器面積。這個能力使同一襯底之上的多個反熔絲具有不同的預定編程電壓。如圖2C中進一步所示，在端子240環繞端子230的至少一個側壁(例如，端子側壁230A)的實施例中，與端子230、240相關聯的反熔絲電容器面積還可以是端子230的z高度(例如，Hl)的函數。在示例性實施例中，端子240是具有比橫向寬度W1更大的直徑的填充通孔，以使得端子240至少環繞端子側壁230A和230C兩者，從而使反熔絲電容器面積增加了低z高度Hl與第二端子寬度L2的乘積的大約兩倍。
[0035]在實施例中，第二(“上部”)電介質材料250還設置在低z部分232之上。電介質材料250使端子230、240平面化并且還可使端子240與端子230電隔離。端子230與240之間的間距對反熔絲功能不是關鍵的。如同金屬接觸部可以正好緊鄰僅由電介質間隔體分隔開的金屬柵極的MOS器件，端子230、240可以僅由電介質間隔體分隔開。在端子230、240之間的間距最小的情況下，這兩個端子之間的重疊區域更大并且可以具有較低程序電壓的益處。端子240豎直地延伸穿過電介質材料250的至少一部分(例如，在z維度上)。在端子240不穿過電介質材料250的整個厚度延伸并且無法暴露電介質材料220的情況下，反熔絲程序電壓可被預期為更高的作為較大的總電介質厚度的函數。端子230的非平面性使高z部分231內的端子230的頂表面(圖2B中的頂表面230D)與端子240的頂表面(圖2C中的頂表面240D)處于同一平面。反熔絲端子的頂表面中的這個平面性對于與集成到襯底205上的其它電路的隨后的互連是有利的。電介質材料250還具有與頂端子表面230D和240D處于同一平面的頂表面250D。電介質材料250可以具有任何電介質材料成分，因為實施例并不局限于這個方面。例如二氧化娃、氮化娃、碳摻雜的二氧化娃、以及其它多孔低k材料都適合于電介質材料250。盡管對于有利的實施例電介質材料250具有低于電介質材料220的體相對介電常數的體相對介電常數，但是較高k的材料也可以用于電介質材料250。
[0036]在采用具有符合上述實施例中的一個或多個實施例的架構的反熔絲的反熔絲位單元的背景下提供對反熔絲架構的其它討論。圖3A是根據一個示例性實施例的利用大體上如上所述的反熔絲201的反熔絲位單元301的電路示意圖。在位單元操作期間，程序電壓被施加到反熔絲201的第一端子(例如，陽極)。反熔絲201的第二端子(例如，陰極)通過MOS下拉晶體管202耦合到地。更具體地，反熔絲201的第二端子耦合到晶體管202的第一源極/漏極，而晶體管202的第二源極/漏極耦合到地。因此，當將接入電壓施加到晶體管202的柵極時，程序電壓在反熔絲201的端子兩端下降，從而響應于高電場而引起電介質擊穿。
[0037]圖3B是根據實施例的實施圖3A中所示的電路的示例性反熔絲位單元布局302的平面視圖。圖3C是根據替代的實施例的實施圖3A中所示的電路的第二示例性反熔絲位單元布局303的平面視圖。對于這兩個所示實施例常見的是，每個單片反熔絲位單元都包括設置在襯底205(例如，半導體)之上的反熔絲201和MOS晶體管202 JOS晶體管202包括被圖案化成第一帶狀物的柵極端子330，第一帶狀物設置在襯底205的第一區之上，在第一帶狀物與襯底205之間設置有柵極電介質。反熔絲201包括被圖案化成第二帶狀物的第一端子230，第二帶狀物設置在襯底205的與第一帶狀物相鄰的第二區之上。在有利的實施例中，第一反熔絲端子230包括與柵極端子330相同的(多種)材料。第二反熔絲端子240設置在反熔絲端子230的一部分之上，在第二反熔絲端子240與反熔絲端子230之間大體上如上所述設置有介于中間的電介質。在有利的實施例中，介于中間的電介質至少包括用于MOS晶體管202中的柵極電介質的相同的(多種)材料的部分厚度。
[0038]如圖3B和3C中進一步所示的，MOS晶體管202設置在摻雜的半導體阱308之上，而第一和第二源極/漏極接觸部341、342設置在柵極端子330的相對側上。MOS晶體管202耦合到反熔絲端子以控制在反熔絲端子之間的電壓電平。在位單元302中，源極/漏極接觸部342例如通過互連291耦合到第一反熔絲端子230。施加到柵極端子330的接入電壓例如通過互連392使晶體管202“接通”，從而將反熔絲端子230拉到通過源極/漏極341耦合的第一參考電壓(例如，地)。在晶體管202處于“接通”狀態的情況下，施加到反熔絲端子240的編程電壓在反熔絲201兩端下降。在位單元303中，源極/漏極接觸部342例如通過互連291耦合到反熔絲端子240。施加到柵極端子330的接入電壓例如通過互連392使晶體管202“接通”，這將反熔絲端子240拉到耦合到源極/漏極341的第一參考電壓(例如，地)。在晶體管202處于“接通”狀態的情況下，施加到反熔絲端子393的編程電壓在反熔絲201兩端下降。
[0039]圖3D是根據實施例的沿著圖3B中所示的縱向D-D’線的反熔絲位單元302的截面視圖。圖3E是根據實施例的沿著圖3B中所示的橫向E-E’線的反熔絲位單元302的截面視圖。類似的結構特征也存在于反恪絲位單元303中。
[0040]首先參考圖3D，反熔絲端子230包括具有頂表面230D的高z部分231，頂表面230D與頂部柵極端子表面330D處于同一平面。因此，反熔絲端子230是具有厚端部和薄端部兩者的帶狀物，厚端部具有與柵極端子330的z厚度相等的z厚度，并且薄端部具有比柵極端子330的z厚度小的z厚度。在實施例中，反熔絲端子230和柵極端子330具有相同的(多種)金屬。反恪絲端子230和柵極端子330由周圍的電介質209橫向分隔開。
[0041]設置在襯底205的第一區與柵極端子330之間的是柵極電介質材料320。反熔絲端子230還包括低z部分232，其中，電介質材料220完全環繞至少低z部分并且使反熔絲端子230與襯底(例如，襯底隔離區206)分隔開。在電介質材料220和柵極電介質320是相同的(多種)材料的有利的實施例中，柵極端子330具有大體上與反熔絲端子的底表面230B處于同一平面的底表面330B。在示例性實施例中，電介質材料220另外起反熔絲201的M頂電介質的作用，從而使第一界面具有反熔絲端子230并且使第二界面具有反熔絲端子240。在反熔絲端子230與240之間，電介質材料220可以比柵極電介質材料320更薄。在一個實施例中，電介質材料220和320兩者都包括具有大于9(并且有利地至少為10)的體相對介電常數的高k電介質材料。
[0042]在實施例中，電介質材料250設置在如先前所述的電介質材料220和低z部分232之上。在柵極端子330大體上是平面的情況下，沒有可以存在于頂部柵極端子表面330D之上的這樣的電介質區。在有利的實施例中，反熔絲端子240完全穿過電介質材料250延伸以接觸位于反熔絲端子230的薄端部之上的電介質材料220。反熔絲端子240具有頂表面240D，頂表面240D與頂部柵極端子表面330D處于同一平面。
[0043]如圖3E中進一步所示的，晶體管202包括設置在重摻雜的源極/漏極半導體區310之上的源極/漏極接觸部341、342，重摻雜的源極/漏極半導體區310可以設置在一個或多個輕摻雜的阱308中。在示例性實施例中，反熔絲240和MOS晶體管源極/漏極接觸部341和/或342是相同的(多種)材料。因此，反熔絲端子240可以是適合于MOS接觸部金屬化的任何(多種)材料，例如但不限于:媽、鎳、鈷、招、和鈦、它們的合金、它們的氮化物、它們的碳化物、以及它們的硅化物。
[0044]可以用各種各樣的技術來制造上述反熔絲和反熔絲位單元。圖4A是示出根據一個實施例的用于形成反熔絲的示例性方法401的流程圖。方法401以操作410開始，在操作401中，第一開口形成在第一(“上部”)電介質層中。開口橫向地底切或潛挖設置在襯底之上的第一電介質層的一部分。例如如上所述，可以在操作410利用在第一電介質層和另一材料之間具有高選擇性的各向同性蝕刻過程。在操作420，第一電介質層的底切區用第二(“下部”)電介質材料(例如，晶體管柵極電介質材料)作內襯。這個第二電介質的沉積可以至少穿過第一開口。可以在操作420實踐保形沉積過程，例如化學氣相沉積(CVD)或原子層沉積(ALD)。在操作430，通過例如再次穿過第一開口用導電材料回填有內襯的底切區來形成反熔絲的第一端子。可以在操作430實踐保形沉積過程(例如，CVD或ALD)以用以上針對端子230所描述的材料中的任何材料(例如，M0S晶體管柵極金屬)來回填底切區。方法401然后繼續進行到操作440，其中，穿過第一電介質形成第二開口。第二開口有利地暴露了為底切區作內襯的下層第二電介質材料。可以在操作440利用任何電介質蝕刻過程。蝕刻過程有利地停止在為底切區作內襯的第二電介質材料上。方法401然后完成了通過用另一種導電材料(例如，MOS晶體管接觸部金屬化)回填第二開口來形成第二反熔絲端子。常規制造可以遵循方法401以完成反熔絲端子的互連。
[0045]圖4B是示出根據實施例的用于形成反熔絲位單元的方法402的流程圖。方法402可被認為是更一般的方法401的具體實施例。圖5A、5B、5C、5D、5E、5F、和5G是根據實施例的在執行方法402中所選擇的操作時沿著圖3B中所描繪的D-D’線演進的反熔絲位單元的截面視圖。
[0046]首先參考圖4B，操作403、404、405、406和407被執行為將阱與“后柵極”MOS晶體管制造整合的方法401 (圖4A)的操作410的一個具體實施例。在這個實施例中，位單元302中的MOS晶體管202可以與反熔絲201同時被制造。以操作403開始，在周圍電介質材料內將犧牲材料的第一和第二特征圖案化。參考圖5A，犧牲材料特征508和509嵌入在電介質材料209內。本領域中已知的任何過程可用于形成利用電介質材料209來被平面化的犧牲材料特征508、509 ο在示例性實施例中，犧牲材料特征508、509包括多晶半導體，例如但不限于多晶硅。在一個特定的多晶硅實施例中，犧牲多晶硅材料特征408、409具有小于150nm并且有利地不大于10nm的厚度(z高度)。在其它實施例中，犧牲特征可以包括設置在體犧牲材料之上的頂部硬掩模。電介質材料209可以是任何常規的材料，例如但不限于二氧化硅和/或氮化娃。
[0047]回顧圖4B，方法402繼續進行到操作404，其中，犧牲材料的非平面長度形成在襯底之上。在示例性實施例中，掩蔽了第一犧牲特征并且掩蔽了第二犧牲特征的僅一部分。然后通過在操作405所執行的蝕刻過程在周圍電介質的頂表面下方使第二犧牲特征的未掩蔽部分凹進。如圖5B中所示，例如，沿著犧牲特征509的一部分示出了凹部519。在操作404可以利用任何掩蔽過程，例如但不限于硬掩模過程。操作405可以包括對周圍電介質材料選擇性的任何蝕刻過程，例如各向異性等離子體(RIE)蝕刻。
[0048]回顧圖4B，方法402然后繼續進行到操作406，其中，用另一種電介質材料來回填犧牲特征的所凹進的部分。在操作406可以利用任何沉積(例如，CVD、旋涂)和平面化過程(例如，CMP)。圖5C示出一個實施例，其中，在犧牲特征509的一部分之上回填電介質材料250。再次用電介質材料209和犧牲特征508(并且用犧牲特征509的高z部分)將電介質材料250平面化。
[0049]方法402(圖4B)繼續執行操作407，在操作407中，相對于包括先前回填的電介質材料的周圍電介質材料選擇性地去除第一和第二犧牲特征。在圖5D中所示的示例性實施例中，對犧牲特征508的去除留下了第一空位528，并且對犧牲特征509的去除留下了第二空位529，第二空位529橫向底切電介質材料250。在犧牲材料是例如多晶硅的情況下，高度選擇性的等離子體蝕刻和/或濕法化學蝕刻可以用于甚至從下方延伸的電介質懸垂部完全清除犧牲材料。可以在操作307利用在操作404的對犧牲材料精確圖案化以嚴格控制空位528、529的尺寸。
[0050]隨著現在穿過電介質材料250形成第一開口，方法402繼續進行到操作421，在操作421中柵極電介質材料被沉積到第一和第二空位中。可以在操作421采用任何適當的柵極電介質沉積過程。在示例性實施例中，在操作421采用CVD和/或ALD過程來沉積高k柵極電介質材料(例如，具有至少10的體相對介電常數)。如在由圖5E所示的示例性實施例中所示的，柵極電介質沉積過程用于用柵極電介質層320為第一空位528作內襯以及用電介質材料220為第二空位529作內襯。換言之，電介質材料220也是“柵極”電介質材料，但在反熔絲的背景下具有不同的功能。
[0051]回顧圖4B，在操作431，用導電材料回填第一和第二空位以在第一空位中形成柵極端子并且在第二空位中形成隔離的反熔絲端子。在有利的實施例中，可以用高度保形的沉積過程來回填具有懸垂部的空位。在一個這樣的實施例中利用了金屬ALD過程。如例如圖5F中所示的，與將反熔絲端子230回填到空位529中同時地，金屬ALD過程將柵極端子330回填到空位528中，從而完全填充設置在電介質材料250下方的任何底切區。
[0052]方法402然后繼續執行穿過上層電介質材料形成第二開口以暴露下層(柵極)電介質材料。任何光刻和/或蝕刻過程可以用于在操作441形成第二開口。在一些實施例中，在操作441的蝕刻操作對于下層電介質材料具有高度選擇性，從而確保在擊穿到導電端子之前蝕刻停止。在其它實施例中，操作441可以另外包括對第二開口內的第二電介質材料的精致薄化。可以控制這樣的薄化以達到比柵極電介質材料的厚度更小的一些預定目標厚度。然后在操作450通過用導電材料填充第二開口來形成第二反熔絲端子而完成方法402。如例如圖5F和5G中所示的，在反熔絲端子230的低z部分之上對開口 539進行蝕刻并且用導電材料240回填開口 539。在一個有利的實施例中，與源極/漏極接觸部在柵極端子330的相對側上的沉積同時地，沉積導電材料240。常規的制造可以遵循方法402以完成IC，例如形成互連291、392以將MOS晶體管源極/漏極接觸部電連接到反熔絲端子。
[0053]圖6示出了根據本發明的實施例的系統1000，其中，移動計算平臺1005和/或數據服務器機器1006采用具有回填端子的單片反熔絲。服務器機器1006可以是任何商業服務器，例如包括設置在支架內并且聯網在一起以用于電子數據處理的任何數量的高性能計算平臺，在示例性實施例中，服務器機器1006包括封裝的單片IC 1050。移動計算平臺1005可以是被配置為用于電子數據顯示、電子數據處理、無線電子數據傳輸等中的每一項的任何便攜式設備。例如，移動計算平臺1005可以是平板電腦、智能電話、膝上型計算機等中的任何一種，并且可以包括顯示屏(例如電容式、電感式、電阻式、觸摸屏)、芯片級或封裝級集成系統1010、以及電池1015。
[0054]無論是設置在放大圖1020中所示的集成系統1010內，還是被設置為服務器機器1006內的獨立封裝的芯片，封裝的單片IC 1050都包括采用具有帶回填端子的至少一個反熔絲的單片架構的存儲器芯片(例如，RAM)或處理器芯片(例如，微處理器、多核微處理器、圖形處理器等)。有利地，集成系統1010包括反熔絲位單元，其中，反熔絲端子包括由晶體管柵極電介質分隔開的晶體管柵極端子金屬和晶體管接觸部金屬，例如，如本文中別處所描述的。單片IC 1050還可以連同功率管理集成電路(PMIC) 1030、包括寬帶RF(無線)發射器和/或接收器(TX/RX)(例如，包括數字基帶和模擬前端模塊，模擬前端模塊還包括處于發射路徑上的功率放大器和處于接收路徑上的低噪聲放大器)的RF(無線)集成電路(RFIC)1025、以及它們的控制器1035中的一個或多個一起耦合到板、襯底或內插器1060。
[0055]在功能上，PMIC 1030可以執行電池功率調節、DC到DC轉換等，并且因此具有耦合到電池1015的輸入和向其它功能模塊提供電流源的輸出。如進一步所示的，在示例性實施例中，RFIC 1025具有耦合到天線(未示出)的輸出，以實施多個無線標準或協議中的任何標準或協議，這些標準或協議包括但不限于W1-Fi (IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、它們的派生物、以及被命名為3G、4G、5G和更高代的任何其它無線協議。在替代的實施方式中，這些板級模塊中的每一個都可以集成到耦合到單片IC 1050的封裝襯底的單獨IC上或集成在耦合到單片IC 1050的封裝襯底的單個IC內。
[0056]圖7是根據本公開內容的至少一些實施方式而布置的計算設備1100的功能方框圖。計算設備110可以建立在例如平臺1005或服務器機器1006內部。設備1100還包括容納多個部件(例如但不限于處理器1104(例如應用處理器))的母板1102，設備1100還可以并入如本文中所討論的具有回填端子的反熔絲。處理器1104可以物理和/或電耦合到母板1102。在一些示例中，處理器1104包括封裝在處理器1104內的集成電路管芯。一般而言，術語“處理器”或“微處理器”可以指的是對來自寄存器和/或存儲器的電子數據進行處理以將該電子數據轉換成可以存儲在寄存器和/或存儲器中的其它電子數據的任何設備或設備的部分。
[0057]在各種示例中，一個或多個通信芯片1106也可以物理和/或電耦合到母板1102。在其它實施方式中，通信芯片1106可以是處理器1104的部分。根據其應用，計算設備1100可以包括可以或可以不物理和電耦合到母板1102的其它部件。這些其它部件包括但不限于:易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、閃速存儲器、圖形處理器、數字信號處理器、密碼處理器、芯片組、天線、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)設備、羅盤、加速度計、陀螺儀、揚聲器、照相機和大容量存儲設備(例如，硬盤驅動器、固態驅動器(SSD)、光盤(CD)、數字多功能盤(DVD)等)等。
[0058]通信芯片1106可以實現用于往返于計算設備1100的數據傳輸的無線通信。術語“無線”及其派生詞可以用于描述:可以通過對經調制的電磁輻射的使用來經由非固體介質傳送數據的電路、設備、系統、方法、技術、通信通道等。盡管在一些實施例中相關聯的設備可以不包含任何導線，但是該術語并非要暗示相關聯的設備不包含任何導線。通信芯片1106可以實現多種無線標準或協議中的任何無線標準或協議，所述無線標準或協議包括但不限于本文中別處所描述的那些標準或協議。如所討論的，計算設備1100可以包括多個通信芯片706。例如，第一通信芯片可以專用于諸如W1-Fi和藍牙之類的較短范圍的無線通信，并且第二通信芯片可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等較長范圍的無線通信。
[0059]盡管已經參考各種實施方式對本文中所闡述的某些特征進行描述，但是該描述并不是要被解釋為限制性的意義。因而，對于本公開內容所屬的領域的技術人員而言顯而易見的是，本文中所描述的實施方式的各種修改以及其它實施方式應當被認為是處于本公開內容的精神和范圍內。
[0060]應當認識到，本發明不限于如此描述的實施例，但在不背離所附權利要求的范圍的情況下，可以利用修改和變化來實踐本發明。例如，上述實施例可以包括特征的特定組合。例如:
[0061]在一個或多個第一實施例中，單片反熔絲包括設置在襯底上的非平面導電端子。非平面端子具有高z部分，所述高z部分從襯底延伸到比低z部分所延伸的z高度更大的z高度。反熔絲包括環繞低z部分的至少一個側壁的第一電介質材料。第二電介質材料設置在第一電介質材料和低z部分之上。第二導電端子設置在低z部分之上，穿過第二電介質材料的至少部分厚度延伸，并且與第一端子分隔開第一電介質材料的至少部分厚度。
[0062]在對一個或多個第一實施例的進一步描述中，高z部分的頂表面與第二端子的頂表面處于同一平面。第一電介質材料完全環繞高z部分的在低z部分上方延伸的側壁。第二電介質材料設置在第一端子的高Z部分與第二端子之間。
[0063]在對一個或多個第一實施例的進一步描述中，襯底包括晶體半導體。第一和第二端子包括金屬。第一電介質材料是具有至少10的體相對介電常數和小于1nm的厚度的高k材料。第二電介質材料具有低于第一電介質材料的體相對介電常數的體相對介電常數。
[0064]在對一個或多個第一實施例的進一步描述中，第二端子僅通過第一電介質材料與非平面端子分隔開。第一端子具有沿著低z部分的橫向寬度，并且第二端子包括具有大于第一端子的橫向寬度的直徑的填充通孔。
[0065]在對一個或多個第一實施例的進一步描述中，襯底包括晶體半導體。非平面端子僅通過第一電介質材料和凹進到晶體管半導體中的隔離電介質與晶體半導體分隔開。非平面端子具有大于低z部分內的第二厚度的高z部分內的第一厚度。
[0066]在一個或多個第二實施例中，單片反熔絲位單元包括具有柵極端子的MOS晶體管，所述柵極端子包括第一金屬，所述第一金屬設置在襯底的第一區之上，而在第一金屬與半導體襯底的第一區之間設置有柵極電介質材料。反熔絲位單元包括具有第一端子的反熔絲，所述第一端子包括第一金屬，所述第一金屬設置在襯底的第二區之上。第二反熔絲端子設置在第一反熔絲端子之上，而在第一反熔絲端子與第二反熔絲端子之間具有介于中間的電介質材料。介于中間的電介質材料包括柵極電介質材料的至少部分厚度。
[0067]在對一個或多個第二實施例的進一步描述中，柵極電介質材料具有帶第一反熔絲端子的第一界面和帶第二反熔絲端子的第二界面。
[0068]在對一個或多個第二實施例的進一步描述中，M0S晶體管耦合到第一反熔絲端子以控制在第一和第二反熔絲端子之間的電壓電平。第一反熔絲端子具有高z部分，所述高z部分具有與柵極端子的頂表面處于同一平面的頂表面。第一反熔絲端子具有低Z部分，而柵極電介質材料至少完全環繞低Z部分并且將第一反熔絲端子與襯底的第二區分隔開。第二電介質材料設置在低Z部分之上。第二反熔絲端子穿過設置在柵極電介質材料之上的第二電介質和第一端子的低Z部分延伸以接觸柵極電介質材料。
[0069]在對一個或多個第二實施例的進一步描述中，柵極端子包括第一金屬的設置在第一襯底區之上的第一帶狀物。第一反熔絲端子包括第一金屬的設置在第二襯底區之上并且與第一帶狀物相鄰的第二帶狀物。第二帶狀物具有與第一帶狀物的z厚度相同的z厚度的厚端部，以及比第一帶狀物的z厚度小的z厚度的薄端部。第二反熔絲端子設置在薄端部之上并具有與第一帶狀物的頂表面處于同一平面的頂表面。
[0070]在對一個或多個第二實施例的進一步描述中，柵極電介質包括具有至少10的體相對介電常數的高k柵極電介質材料，并且介于中間的電介質材料包括高k柵極電介質材料的至少部分厚度。
[0071]在一個或多個第三實施例中，制造單片反熔絲的方法包括在設置在襯底之上的第一電介質材料中形成第一開口，第一開口底切第一電介質材料的區域。該方法包括通過穿過第一開口沉積第二電介質材料來用第二電介質材料為第一電介質材料的底切區作內襯。該方法包括通過至少穿過第一開口用導電第一端子材料回填有內襯的底切區來形成反熔絲的第一端子。該方法包括穿過第一電介質材料形成第二開口，所述第二開口暴露了為底切區作內襯的第二電介質材料。該方法包括通過用導電第二端子材料回填第二開口來形成反熔絲的第二端子。
[0072]在對一個或多個第三實施例的進一步描述中，形成第一開口還包括在襯底之上形成犧牲材料的非平面長度，非平面長度具有高Z部分，所述高Z部分從襯底延伸到比低Z部分所延伸的Z高度更大的Z高度。形成第一開口還包括在非平面長度之上沉積第一電介質材料。形成第一開口還包括用高Z部分將第一電介質材料平面化。形成第一開口還包括選擇性地從第一電介質材料對犧牲材料進行蝕刻。
[0073]在對一個或多個第三實施例的進一步描述中，形成第一開口還包括在襯底之上形成犧牲材料的非平面長度，非平面長度具有高Z部分，所述高Z部分從襯底延伸到比低Z部分所延伸的Z高度更大的Z高度。形成犧牲材料的非平面長度還包括將犧牲材料沉積為等于較大的Z高度的均勻厚度。形成犧牲材料的非平面長度還包括掩蔽犧牲材料的高Z部分。形成犧牲材料的非平面長度還包括將犧牲材料的低Z部分凹進到較小的厚度。形成犧牲材料的非平面長度還包括用第一電介質材料回填低Z部分。形成犧牲材料的非平面長度還包括選擇性地從第一電介質材料對犧牲材料進行蝕刻。
[0074]在對一個或多個第三實施例的進一步描述中，形成第一開口還包括在襯底之上形成犧牲材料的非平面長度，非平面長度具有高Z部分，所述高Z部分從襯底延伸到比低Z部分所延伸的Z高度更大的Z高度。形成犧牲材料的非平面長度還包括采用隔離電介質將開口圖案化。形成犧牲材料的非平面長度還包括采用犧牲材料層或周圍的電介質材料中的任一種將開口圖案化，從而用犧牲材料回填周圍的電介質材料中的開口或用周圍的電介質材料回填犧牲材料中的開口。形成犧牲材料的非平面長度還包括掩蔽犧牲材料的高Z部分。形成犧牲材料的非平面長度還包括將未掩蔽犧牲材料凹進到隔離電介質的頂表面下方以形成低Z部分。形成犧牲材料的非平面長度還包括用第一電介質材料回填低Z部分。形成犧牲材料的非平面長度還包括選擇性地從第一電介質材料對犧牲材料進行蝕刻。
[0075]在對一個或多個第三實施例的進一步描述中，還在襯底之上形成犧牲材料的第二特征，而第一電介質材料位于第一和第二特征之間。在掩蔽第一特征的所述高z部分的同時掩蔽(完全)第二特征。連同第一特征一起去除第二犧牲材料特征。還將第二電介質材料沉積到第二空位中，所述第二空位是由去除第二犧牲材料而產生的。連同嵌入的熔絲端子一起，通過用導電材料回填第二空位來形成柵極端子。
[0076]在對一個或多個第三實施例的進一步描述中，用第二電介質材料為第一電介質材料的底切區作內襯還包括用化學氣相沉積(CVD)或原子層沉積(ALD)過程來沉積具有至少10的體相對介電常數的高k電介質材料，并且穿過第一開口用導電第一端子材料回填有內襯的底切區還包括用ALD過程沉積金屬。
[0077]在一個或多個第四實施例中，形成單片反熔絲位單元的方法包括在襯底的第一區之上形成犧牲材料的第一特征并且在襯底的第二區之上形成犧牲材料的第二特征，而在第一特征與第二特征之間具有隔離電介質材料。該方法包括掩蔽第一特征和第二特征的第一部分。該方法包括將第二特征的未掩蔽部分凹進到隔離電介質的頂表面下方。該方法包括用第一電介質材料回填第二特征的所凹進的部分。該方法包括選擇性地從隔離電介質材料和第一電介質材料中去除第一和第二犧牲材料特征。該方法包括將柵極電介質材料沉積到第一空位和第二空位中，所述第一空位和所述第二空位是由去除第一和第二特征而留下的。該方法包括用導電材料回填第一和第二空位以在第一襯底區之上形成一個柵極端子并且在第二襯底區之上形成第一反熔絲端子。該方法包括穿過第一電介質材料形成開口以暴露柵極電介質材料。該方法包括通過用導電材料填充開口來形成第二反熔絲端子。
[0078]在對一個或多個第四實施例的進一步描述中，該方法包括:去除第二犧牲材料特征是對第一電介質材料進行底切。該方法包括:沉積柵極電介質材料是為底切作內襯。該方法包括:用導電材料回填空位是填充底切。
[0079]在對一個或多個第四實施例的進一步描述中，該方法包括:沉積柵極電介質材料還包括用化學氣相沉積(CVD)或原子層沉積(ALD)過程來沉積具有至少10的體相對介電常數的高k電介質材料，并且回填空位還包括用ALD過程沉積金屬。
[0080]在對一個或多個第四實施例的進一步描述中，該方法包括:在柵極端子的相對側上形成第一、第二源極/漏極接觸部；以及將源極/漏極接觸部的其中之一電連接到反熔絲端子。
[0081 ]在對一個或多個第四實施例的進一步描述中，將第二特征的未掩蔽部分凹進到隔離電介質的頂表面下方還包括對犧牲材料的部分厚度進行蝕刻。
[0082]然而，上述實施例在這方面不受限制，并且在各個實施方式中，上述實施例可以包括:僅采取這些特征的子集;采取這些特征的不同順序;采取這些特征的不同的組合;和/或采取除明確列出的那些特征以外的附加特征。因此，應當參考所附權利要求以及為這種權利要求賦予權利的等同物的全部范圍來確定本發明的范圍。
【主權項】
1.一種單片反熔絲，包括: 非平面導電端子，其設置在襯底之上，所述非平面端子具有高Z部分和低Z部分，其中，所述高Z部分比所述低Z部分從所述襯底延伸到更大的Z高度； 第一電介質材料，其環繞所述低Z部分的至少一個側壁；以及 第二導電端子，其設置在所述低Z部分之上，所述第二導電端子延伸穿過第二電介質材料的至少部分厚度，并且通過所述第一電介質材料的至少部分厚度與所述第一端子分隔開。2.根據權利要求1所述的反熔絲，其中: 所述高z部分的頂表面與所述第二端子的頂表面處于同一平面； 所述第一電介質材料完全環繞所述高z部分的在所述低z部分上方延伸的側壁;并且 所述第二電介質材料設置在所述第一端子的所述高z部分與所述第二端子之間。3.根據權利要求1所述的反熔絲，其中: 所述襯底包括晶體半導體； 所述第一端子和所述第二端子包括金屬； 所述第一電介質材料是高k材料，所述高k材料具有至少10的體相對介電常數和小于I Onm的厚度;并且 所述第二電介質材料具有低于所述第一電介質材料的體相對介電常數的體相對介電常數。4.根據權利要求1-3中的任一項所述的反熔絲，其中: 所述第二端子僅通過所述第一電介質材料與所述非平面端子分隔開； 所述第一端子具有沿著所述低z部分的橫向寬度;并且 所述第二端子包括填充通孔，所述填充通孔具有的直徑大于所述第一端子的所述橫向寬度。5.根據權利要求1-3中的任一項所述的反熔絲，其中: 所述襯底包括晶體半導體； 所述非平面端子僅通過所述第一電介質材料和凹進到所述晶體半導體中的隔離電介質與所述晶體半導體分隔開； 所述非平面端子具有的在所述高z部分內的第一厚度大于所述低z部分內的第二厚度。6.一種單片反恪絲位單元，包括: MOS晶體管，所述MOS晶體管具有柵極端子，所述柵極端子包括第一金屬，所述第一金屬設置在半導體襯底的第一區之上，在所述第一金屬與所述半導體襯底的所述第一區之間設置有柵極電介質材料;以及 反熔絲，所述反熔絲具有:第一端子，所述第一端子包括所述第一金屬，所述第一金屬設置在所述襯底的第二區之上；以及第二反熔絲端子，所述第二反熔絲端子設置在所述第一反熔絲端子之上，在所述第一反熔絲端子與所述第二反熔絲端子之間具有居間電介質材料，其中，所述居間電介質材料包括所述柵極電介質材料的至少部分厚度。7.根據權利要求6所述的反熔絲位單元，其中，所述柵極電介質材料具有帶所述第一反熔絲端子的第一界面和帶所述第二反熔絲端子的第二界面。8.根據權利要求6所述的反熔絲位單元，其中: 所述MOS晶體管耦合到所述第一反熔絲端子以控制所述第一反熔絲端子與所述第二反熔絲端子之間的電壓電平； 所述第一反熔絲端子具有高z部分，所述高z部分具有與所述柵極端子的頂表面處于同一平面的頂表面； 所述第一反熔絲端子具有低z部分，所述柵極電介質材料完全環繞至少所述低z部分并且將所述第一反熔絲端子與所述襯底的所述第二區分隔開;并且 所述第二反熔絲端子延伸穿過設置在所述柵極電介質材料之上的第二電介質材料和所述第一端子的所述低z部分以接觸所述柵極電介質材料。9.根據權利要求6-8中的任一項所述的反熔絲位單元，其中: 所述柵極端子包括設置在所述第一襯底區之上的所述第一金屬的第一帶狀物； 所述第一反熔絲端子包括設置在所述第二襯底區之上并且與所述第一帶狀物相鄰的所述第一金屬的第二帶狀物； 所述第二帶狀物的厚端部與所述第一帶狀物厚端部具有相同的z厚度，以及所述第二帶狀物的薄端部的Z厚度比所述第一帶狀物的薄端部的Z厚度小； 所述第二反熔絲端子設置在所述薄端部之上并且具有與所述第一帶狀物的頂表面處于同一平面的頂表面。10.根據權利要求6-8中的任一項所述的反熔絲位單元，其中，所述柵極電介質包括具有至少1的體相對介電常數的高k柵極電介質材料，并且所述居間電介質材料包括所述高k材料的至少部分厚度。11.一種制造單片反熔絲的方法，所述方法包括: 在設置在襯底之上的第一電介質材料中形成第一開口，所述第一開口底切所述第一電介質材料的區域； 通過穿過所述第一開口沉積第二電介質材料來用所述第二電介質材料對所述第一電介質材料的所底切的區域進行內襯； 通過至少穿過所述第一開口用導電第一端子材料回填所經內襯的底切區來形成所述反熔絲的第一端子； 穿過所述第一電介質材料形成第二開口，所述第二開口暴露對所經底切的區域進行內襯的所述第二電介質材料;以及 通過用導電第二端子材料回填所述第二開口來形成所述反熔絲的第二端子。12.根據權利要求11所述的方法，其中，形成所述第一開口還包括: 在所述襯底之上形成犧牲材料的非平面長度，所述非平面長度具有高z部分，所述高z部分比低z部分從所述襯底延伸到更大的z高度； 在所述非平面長度之上沉積所述第一電介質材料； 用所述高z部分將所述第一電介質材料平面化；以及 選擇性地從所述第一電介質材料蝕刻所述犧牲材料。13.根據權利要求11所述的方法，其中，形成所述第一開口還包括: 在所述襯底之上形成犧牲材料的非平面長度，所述非平面長度具有高z部分，所述高z部分比低Z部分從所述襯底延伸到更大的Z高度，其中，形成犧牲材料的所述非平面長度還包括: 將所述犧牲材料沉積為等于所述更大的Z高度的均勻厚度； 掩蔽所述犧牲材料的所述高Z部分；以及 使所述犧牲材料的所述低Z部分凹進到較小的厚度； 用所述第一電介質材料回填所述低Z部分；以及 選擇性地從所述第一電介質材料蝕刻所述犧牲材料。14.根據權利要求11所述的方法，其中，形成所述第一開口還包括: 在所述襯底之上形成犧牲材料的非平面長度，所述非平面長度具有高z部分，所述高z部分比低z部分從所述襯底延伸到更大的z高度，其中，形成犧牲材料的所述非平面長度還包括: 在所述犧牲材料和環繞電介質材料中的一種材料中圖案化開口 ； 用所述環繞電介質材料或所述犧牲材料中的另一種材料回填所述開口； 掩蔽所述犧牲材料的所述高Z部分；以及 使未掩蔽的犧牲材料凹進到所述隔離電介質的頂表面下方以形成所述低Z部分； 用所述第一電介質材料回填所述低Z部分；以及 選擇性地從所述第一電介質材料蝕刻所述犧牲材料。15.根據權利要求14所述的方法，還包括: 在所述襯底之上形成所述犧牲材料的第二特征，第一電介質材料位于所述第一特征與所述第二特征之間； 在掩蔽所述第一特征的所述高z部分的同時掩蔽所述第二特征； 連同所述第一特征一起去除所述第二犧牲材料特征； 將所述第二電介質材料沉積到第二空位中，所述第二空位是由去除所述第二犧牲材料而產生的； 通過用所述導電材料回填所述第二空位來形成柵極端子。16.根據權利要求11-14中的任一項所述的方法，其中: 用所述第二電介質材料對所述第一電介質材料的所經底切的區域進行內襯還包括用化學氣相沉積(CVD)工藝或原子層沉積(ALD)工藝來沉積具有至少10的體相對介電常數的高k電介質材料;并且 穿過所述第一開口用導電第一端子材料回填所經內襯的底切的區域還包括用ALD工藝沉積金屬。17.一種形成單片反熔絲位單元的方法，所述方法包括: 在襯底的第一區之上形成犧牲材料的第一特征并且在所述襯底的第二區之上形成犧牲材料的第二特征，在所述第一特征與所述第二特征之間具有隔離電介質材料； 掩蔽所述第二特征的第一部分和所述第一特征； 使所述第二特征的未掩蔽部分凹進到所述隔離電介質的頂表面下方； 用第一電介質材料回填所述第二特征的所經凹進的部分； 選擇性地從所述隔離電介質材料和所述第一電介質材料去除所述第一犧牲材料特征和所述第二犧牲材料特征； 將柵極電介質材料沉積到第一空位和第二空位中，所述第一空位和所述第二空位是由去除所述第一特征和所述第二特征而留下的； 用導電材料回填所述第一空位和所述第二空位以在所述第一襯底區之上形成一個柵極端子并且在所述第二襯底區之上形成第一反熔絲端子； 穿過所述第一電介質材料形成開口以暴露所述柵極電介質材料；以及 通過用導電材料填充所述開口來形成第二反熔絲端子。18.根據權利要求17所述的方法，其中: 去除所述第二犧牲材料特征是對所述第一電介質材料進行底切； 沉積所述柵極電介質材料是對所述底切進行內襯；以及 用所述導電材料回填所述空位是填充所述底切。19.根據權利要求17-18中的任一項所述的方法，其中: 沉積所述柵極電介質材料還包括用化學氣相沉積(CVD)工藝或原子層沉積(ALD)工藝來沉積具有至少1的體相對介電常數的高k電介質材料;并且回填所述空位還包括用ALD工藝沉積金屬。20.根據權利要求17-18中的任一項所述的方法，還包括: 在所述柵極端子的相對側上形成第一、第二源極/漏極接觸部；以及 將所述源極/漏極接觸部的其中之一電連接到反熔絲端子。21.根據權利要求17-18中的任一項所述的方法，其中，使所述第二特征的未掩蔽部分凹進到所述隔離電介質的頂表面下方還包括對所述犧牲材料的部分厚度進行蝕刻。
【文檔編號】H01L21/82GK105917461SQ201480072835
【公開日】2016年8月31日
【申請日】2014年2月11日
【發明人】李呈光, W·M·哈菲茲, C·H·簡
【申請人】英特爾公司