半導體裝置及其制造方法
【專利摘要】本發明提供了一種半導體裝置及其制造方法。該半導體裝置的制造方法包括下列步驟。形成二堆疊結構于一基板之上。各個堆疊結構包括多個柵極層、多個柵極絕緣層及一頂部絕緣層；形成一電荷捕捉結構及一通道層，該電荷捕捉結構包括多個第一介電層及多個第二介電層；刻蝕部分的各個第一介電層，并刻蝕部分的各個第二介電層，以暴露出部分的通道層；形成一接墊層于第一介電層及第二介電層上，以連接通道層。
【專利說明】
半導體裝置及其制造方法
技術領域
[0001]本發明是有關于一種半導體裝置及其制造方法，且特別是有關于一種垂直通道半導體裝置及其制造方法。
【背景技術】
[0002]近年來，半導體裝置的結構不斷地演進，且裝置的存儲容量持續地增加。存儲器裝置用于存儲許多電子文件，例如是MP3文件、數字影像文件、計算機文件等。隨著應用范圍不斷地增加，存儲器裝置的需求著重于小體積及大容量。為了滿足其要求，需要具有高元件密度及小體積的存儲器裝置及其制造方法。
[0003]因此，一種能夠達成大存儲容量、小體積、且具有良好效能及穩定性的垂直通道存儲器裝置，已成為研發的重要方向。
【發明內容】
[0004]本發明是有關于一種半導體裝置及其制造方法，其刻蝕部分電荷捕捉結構而形成一接墊層，以形成一厚且寬的接墊，來穩固地連接一位線。
[0005]根據本發明的第一方面，提出一種半導體裝置的制造方法。制造方法包括下列步驟:形成二堆疊結構于一基板之上，各個堆疊結構包括多個柵極層、多個柵極絕緣層及一頂部絕緣層，柵極層及柵極絕緣層交替地設置，頂部絕緣層設置于柵極層及柵極絕緣層上；形成一電荷捕捉結構及一通道層于各個堆疊結構的一側表面，該電荷捕捉結構包括多個第一介電層及多個第二介電層；刻蝕部分的各個第一介電層，并刻蝕部分的各個第二介電層，以暴露部分的通道層；形成一接墊層于第一介電層及第二介電層上，以連接通道層。
[0006]根據本發明的第二方面，提供一半導體裝置。半導體包括一基板、二堆疊結構、一電荷捕捉結構、一通道層及一接墊層。各個堆疊結構包括多個柵極層、多個柵極絕緣層及一頂部絕緣層。柵極層及柵極絕緣層交替地設置。頂部絕緣層設置于柵極層及柵極絕緣層上。電荷捕捉結構及通道層設置于各個堆疊結構的一側表面。電荷捕捉結構包括多個第一介電層及多個第二介電層。通道層的頂部高于各個第一介電層的頂部及各個第二介電層的頂部。接墊層設置于第一介電層及第二介電層上，以連接通道層。
[0007]為了對本發明的上述及其他方面有更好的了解，下文特舉優選實施例，并配合所附附圖，作詳細說明如下:
【附圖說明】
[0008]圖1繪示一半導體裝置。
[0009]圖2A?圖2F繪示一實施例的半導體裝置的制造方法的流程圖。
[0010]圖3A?圖3F繪示另一實施例的半導體裝置的制造方法的流程圖。
[0011]圖4繪示另一半導體裝置。
[0012]圖5A?圖5F繪示一實施例的半導體裝置的制造方法的流程圖。
[0013]圖6A?圖6F繪示另一實施例的半導體裝置的制造方法的流程圖。
[0014]【符號說明】
[0015]100、200、300、400:半導體裝置
[0016]110、310:基板
[0017]120:底部絕緣層
[0018]120a:上表面
[0019]130、230、330、430:堆疊結構
[0020]130a:溝槽
[0021]l:30b、33Ob:側表面
[0022]131、331:柵極層
[0023]132、332:柵極絕緣層
[0024]133、333、433:頂部絕緣層
[0025]134、234:導電屏蔽層
[0026]135、335:絕緣屏蔽層
[0027]140、340:電荷捕捉結構
[0028]141、341:第一介電層
[0029]142、342:第二介電層
[0030]150、350:通道層
[0031]160、260、360、460:接墊層
[0032]170、370:間隔絕緣層
[0033]370G:空氣間隙
[0034]380:底部導電層
[0035]390:連接層
[0036]D:漏極
[0037]G:柵極
[0038]T1、T2、T3、T4、T5、T6:厚度
[0039]S:源極
[0040]W1、W2:寬度
【具體實施方式】
[0041]以下提出各種實施例進行詳細說明，其利用刻蝕部分電荷捕捉結構(chargetrapping structure)，并設置一接墊層(landing pad layer)，以形成一厚且寬的接墊(landing pad)，來穩固地連接至一位線(bit line)。然而，實施例僅用以作為范例說明，并不會限縮本發明欲保護的范圍。此外，實施例中的附圖省略了不必要的元件，以清楚顯示本發明的技術特點。
[0042]請參照圖1，其繪示一半導體裝置100的示意圖。舉例來說，半導體裝置100可以是一三維垂直通道 NAND 裝置(three-dimens1nal vertical channel NAND device)。半導體裝置 100 包括一基板(substrate) 110、一底部絕緣層(bottom insulating layer) 120、至少二層堆疊結構(stacked structures) 130、一電荷捕捉結構140、一通道層(channellayer) 150、一接墊層160及一間隔絕緣層(spaced insulating layer) 170。在此實施例中，電荷捕捉結構140及通道層150為U形。
[0043]各個堆疊結構130包括多個柵極層(gate layer) 131、多個柵極絕緣層(gateinsulating layer) 132、一頂部絕緣層(top insulating layer) 133 及一導電屏蔽層(conductive mask layer) 134。電荷捕捉結構 140包括多個第一介電層(first dielectriclayer) 141及多個第二介電層142 (second dielectric layer)。各個柵極層131連接至一柵極(gate)G。接墊層160連接至一源極(source) S或一漏極(drain)D。
[0044]接墊層160連接至一位線。如圖1所示，由于導電屏蔽層134及接墊層160的組合的厚度Tl大于通道層150的厚度T2，介于位線與接墊層160間的接觸電阻便可降低。此夕卜，進行位線與接墊層160的連接工藝也變得更容易。此外，通道層150及接墊層160的連接位于通道層150的側壁，而不是在通道層150的頂部。如此一來，可以增加工藝窗口(process window)并降低電阻。再者，在此結構中不會發生角落邊緣效應(corner edgeeffect)，其理由是第一介電層141皆不位于任何的角落邊緣，故不會因電場效應而容易被編程或抹除。
[0045]請參照圖2A?圖2F，其繪示根據一實施例的半導體裝置100的制造方法的流程圖。本制造方法為自我對準工藝且無須額外的掩模程序。如圖2A所示，提供基板110。接著，如圖2A所示，形成底部絕緣層120于基板110上。舉例來說，底部絕緣層120的材料例如是氧化娃(silicon oxide) ο
[0046]然后，如圖2A所示，交替地形成柵極層131及柵極絕緣層132于底部絕緣層120上，使得各個柵極層131能夠相互絕緣。各個柵極層131的材料例如是N+或P+摻雜多晶娃(N+or P+doping polysilicon)，優選地為P+摻雜多晶娃。各個柵極絕緣層132的材料例如是氧化硅。
[0047]接著，如圖2A所示，形成頂部絕緣層133于柵極層131及柵極絕緣層132上。頂部絕緣層133的材料例如是氮化娃(silicon nitride)。
[0048]然后，如圖2A所示，形成導電屏蔽層134于頂部絕緣層133上，以避免頂部絕緣層133被刻蝕，并可用以連接接墊層160 (繪示于圖1)及通道層150 (繪示于圖1)。
[0049]接著，如圖2A所示，形成絕緣屏蔽層135于導電屏蔽層134上。絕緣屏蔽層135的材料例如是氮化硅。
[0050]然后，如圖2B所示，刻蝕絕緣屏蔽層135、導電屏蔽層134、頂部絕緣層133、柵極層131及柵極絕緣層132，以形成至少兩個堆疊結構130及介于相鄰的堆疊結構130的溝槽130a。在制造過程中，絕緣屏蔽層135可以穩固堆疊結構130，以避免堆疊結構130崩塌。
[0051]接著，如圖2C所示，形成電荷捕捉結構140及通道層150于各個堆疊結構130的一側表面130b及底部絕緣層120的一上表面120a。電荷捕捉結構140及通道層150為U形。通道層150的材質可以是固有(intrinsic poly silicon)或未摻雜的多晶娃。電荷捕捉結構140可以是01N102N203N304結構(01接近于通道層150，04接近于堆疊結構130)。四個氧化硅層(01、02、03、04)具有不同的厚度且三個氮化硅層(N1、N2、N3)具有不同的厚度。或者，電荷捕捉結構140可以是01N102N203結構(01接近于通道層150，03接近于堆疊結構130)。三個氧化硅層(01、02、03)具有不同的厚度，兩個氮化硅層(N1、N2)具有不同的厚度。這些不同的厚度是基于01N102隧穿(tunneling)、N2捕捉(trapping)、03或03N304阻障(blocking)的目的來設計。
[0052]接著，如圖2C所示，填充間隔絕緣層170于堆疊結構130之間的溝槽130a。間隔絕緣層170的材料例如是氧化硅。間隔絕緣層170可以不完全填滿溝槽130a，使得空氣間隙形成于間隔絕緣層170中。空氣也是很好的絕緣體。
[0053]再者，如圖2D所示，刻蝕部分的各個第一介電層141，以暴露部分的各個第二介電層142。在此步驟中，是利用磷酸(H3PO4)來刻蝕氮化硅。由于磷酸對于多晶硅及氧化硅具有高度選擇性，導電屏蔽層134、通道層150、第二介電層142及間隔絕緣層170不會在此步驟被刻蝕。在此步驟中，絕緣屏蔽層135(繪示于圖2C)也被移除，使得導電屏蔽層134的表面被暴露出來。由于部分的各個第一介電層141被刻蝕，故第二介電層142的至少一個的二側壁被部分地暴露。
[0054]由于第一介電層141的厚度不同，第一介電層141在刻蝕效應(etching loadingeffect)下會被刻蝕出不同的深度。
[0055]接著，如圖2E所示，刻蝕部分的各個第二介電層142，以暴露部分的通道層150。在此步驟中，是利用稀釋氫氟酸溶液(DHF)來刻蝕氧化硅。因為稀釋氫氟酸溶液對于多晶硅及氮化硅具有高度選擇性，導電屏蔽層134、通道層150、第一介電層141不會被刻蝕。
[0056]在此步驟中，由于部分的各個第二介電層142被刻蝕，故各個第一介電層141的二側壁被部分地暴露出來。再者，由于部分的間距絕緣層170也被刻蝕，故通道層150的二側壁也被部分地暴露出來，使得通道層150的頂端高于第一介電層141的頂端及第二介電層142的頂端。
[0057]由于第二介電層142的厚度不同，第二介電層142在刻蝕效應下會被刻蝕出不同的深度。在此步驟中，導電屏蔽層134則可以避免頂部絕緣層133受到刻蝕。
[0058]接著，如圖2F所示，形成接墊層160于導電屏蔽層134、第一介電層141及第二介電層142上，以連接導電屏蔽層134及通道層150。接墊層160的材料例如是N型摻雜多晶娃。
[0059]在此步驟中，接墊層160及通道層150還被研磨，使得接墊層160、通道層150及間隔絕緣層170的頂部皆位于相同高度。導電屏蔽層134及接墊層160的組合可作為一個接墊來連接位線。導電屏蔽層134及接墊層160的組合的厚度Tl大于通道層150的厚度T2，使得介于位線與接墊層160間的接觸電阻便可降低。此外，通道層150及接墊層160的連接位于通道層150的側壁，而不是在通道層150的頂部。如此一來，可以增加工藝窗口(process window)并降低電阻。再者，進行位線與接墊層160的連接工藝也變得更容易。在此結構中不會發生角落邊緣效應(corner edge effect)，其理由是第一介電層141皆不位于任何的角落邊緣，故不會因電場效應而容易被編程或抹除。
[0060]在上述制造方法中，絕緣屏蔽層135用以在工藝中穩固堆疊結構130，以避免堆疊結構130于工藝中崩塌。在另一實施例中，半導體裝置的制造方法可以不使用絕緣屏蔽層135。請參照圖3A?圖3F，其繪示另一實施例的半導體裝置200的制造方法的流程圖。在此實施例中，導電屏蔽層234的厚度增加，使得導電屏蔽層234即可以用來穩固堆疊結構230。
[0061]如圖3F所示，接墊層260及導電屏蔽層234用以作為一個接墊來連接位線。導電屏蔽層234及接墊層260的厚度T3大于通道層150的厚度T2，使得介于位線與接墊層260間的接觸電阻便可降低。再者，進行位線與接墊層260的連接工藝也變得更容易。
[0062]請參照圖4，其繪示一半導體裝置300的示意圖。舉例來說，半導體裝置300可以是一三維垂直通道 NAND 裝置(three-dimens1nal vertical channel NAND device)。半導體裝置300包括一基板(substrate) 310、至少二層堆疊結構(stacked structures) 330、一電荷捕捉結構340、一通道層(channel layer) 350、一絕緣屏蔽層335、一接墊層360、一間隔絕緣層(spaced insulating layer) 370、一底部導電層380及一連接層390。
[0063]各個堆疊結構330包括多個柵極層(gate layer) 331、多個柵極絕緣層(gateinsulating layer)332 及一頂部絕緣層(top insulating layer) 333 0 電荷捕捉裝置340包括多個第一介電層(first dielectric layer) 341及多個第二介電層342 (seconddielectric layer)。各個柵極層331連接至柵極(gate) G。接墊層360連接至漏極(drain)Do底部導電層380連接至源極(source)。連接層390連接底部導電層380及通道層350。
[0064]接墊層360連接至一位線。如圖4所示，由于接墊層360的厚度T4大于通道層350的厚度T5，介于位線與接墊層360間的接觸電阻便可降低。再者，接墊層360還設置于間隔絕緣層370上。接墊層360的寬度Wl相當的大，使得進行位線與接墊層360的連接工藝也變得更容易。此外，通道層350及接墊層360的連接位于通道層350的側壁，而不是在通道層350的頂部。如此一來，可以增加工藝窗口(process window)并降低電阻。再者，在此結構中不會發生角落邊緣效應(corner edge effect)，其理由是第一介電層341皆不位于任何的角落邊緣，故不會因電場效應而容易被編程或抹除。
[0065]請參照圖5A?圖5F，其繪示根據一實施例的半導體裝置300的制造方法的流程圖。本制造方法為自我對準工藝且無須額外的掩模程序。如圖5A所示，提供基板310。接著，如圖5A所示，形成底部導電層380于基板310上。
[0066]然后，如圖5A所示，交替地形成柵極層331及柵極絕緣層332于底部導電層380上，使得各個柵極層331能夠相互絕緣。各個柵極層331的材料例如是N+或P+摻雜多晶娃(N+or P+doping polysilicon)，優選地為P+摻雜多晶娃。各個柵極絕緣層332的材料例如是氧化硅。
[0067]接著，如圖5A所示，形成頂部絕緣層333于柵極層331及柵極絕緣層332上。頂部絕緣層333的材料例如是氮化娃(silicon nitride)。
[0068]接著，如圖5A所示，形成絕緣屏蔽層335于頂部絕緣層333上。絕緣屏蔽層335的材料例如是氮化硅。
[0069]然后，如圖5B所示，刻蝕絕緣屏蔽層335、頂部絕緣層、柵極層331及柵極絕緣層332，以形成至少兩個堆疊結構330及介于相鄰的堆疊結構330的溝槽330a。在制造過程中，絕緣屏蔽層335可以穩固堆疊結構330，以避免堆疊結構330崩塌。
[0070]接著，如圖5C所示，形成電荷捕捉結構340及通道層350于各個堆疊結構330的一側表面330b。連接層390形成于底部導電層380的頂表面，以連接底部導電層380及通道層350。通道層350的材質可以是固有或未摻雜的多晶硅。電荷捕捉結構340可以是01N102N203N304結構(01接近于通道層150，04接近于堆疊結構330)。四個氧化硅層(01、02,03,04)具有不同的厚度且三個氮化硅層(N1、N2、N3)具有不同的厚度。或者，電荷捕捉結構340可以是01N102N203結構(01接近于通道層350，03接近于堆疊結構130)。三個氧化硅層(01、02、03)具有不同的厚度，兩個氮化硅層(N1、N2)具有不同的厚度。這些不同的厚度是基于 01N102 隧穿(tunneling)、N2 捕捉(trapping)、03 或 03N304 阻障(blocking)的目的來設計。
[0071]接著，如圖5C所示，填充間隔絕緣層370于堆疊結構330之間的溝槽330a。間隔絕緣層370的材料例如是氧化硅。間隔絕緣層370可以不完全填滿溝槽330a，使得空氣間隙370G形成于間隔絕緣層370中。空氣也是很好的絕緣體。
[0072]再者，如圖所示，刻蝕部分的各個第二介電層342，以暴露部分的各個第一介電層341。在此步驟中，是利用稀釋氫氟酸溶液(DHF)來刻蝕氧化硅。因為稀釋氫氟酸溶液對于多晶硅及氮化硅具有高度選擇性，絕緣屏蔽層335、通道層350、第一介電層341不會被刻蝕。由于部分的各個第二介電層342被刻蝕，故第一介電層341的至少一的二側壁被部分地暴露。再者，由于部分之間隔絕緣層370也被刻蝕，故通道層350的二側壁被部分地暴Mo
[0073]由于第二介電層342的厚度不同，第二介電層342在刻蝕效應(etching loadingeffect)下會被刻蝕出不同的深度。
[0074]接著，如圖5E所示，刻蝕部分的各個第一介電層341。在此步驟中，是利用磷酸(H3PO4)來刻蝕氮化硅。由于磷酸對于多晶硅及氧化硅具有高度選擇性，通道層350、第二介電層342及間隔絕緣層370不會在此步驟被刻蝕。于此步驟中，絕緣屏蔽層335也被凹進(recessed)。
[0075]在此步驟中，由于部分的各個第一介電層341被刻蝕，故各個第二介電層342的二側壁被部分地暴露出來。如此一來，通道層350的頂端高于第一介電層341的頂端及第二介電層342的頂端。
[0076]由于第一介電層341的厚度不同，第一介電層341在刻蝕效應下會被刻蝕出不同的深度。
[0077]接著，如圖5F所示，形成接墊層360于第一介電層341、第二介電層342及間隔絕緣層370上，以連接通道層350。接墊層360的材料例如是N型摻雜多晶硅。
[0078]接墊層360可作為一個接墊來連接位線。接墊層360的厚度T4大于通道層350的厚度T5，使得介于位線與接墊層360間的接觸電阻便可降低。此外，通道層350及接墊層360的連接位于通道層350的側壁，而不是在通道層350的頂部。如此一來，可以增加工藝窗口(process window)并降低電阻。再者，接墊層360的寬度Wl相當的大，使得進行位線與接墊層360的連接工藝也變得更容易。在此結構中不會發生角落邊緣效應(corner edgeeffect)，其理由是第一介電層341皆不位于任何的角落邊緣，故不會因電場效應而容易被編程或抹除。
[0079]在上述制造方法中，絕緣屏蔽層335用以在工藝中穩固堆疊結構330，以避免堆疊結構330于工藝中崩塌。在另一實施例中，半導體裝置的制造方法可以不使用絕緣屏蔽層335。請參照圖6A?圖6F，其繪示另一實施例的半導體裝置400的制造方法的流程圖。在此實施例中，頂部絕緣層433的厚度增加，使得頂部絕緣層433即可以用來穩固堆疊結構430。
[0080]如圖6F所示，接墊層460用以作為一個接墊來連接位線。接墊層460的厚度T6大于通道層350的厚度T5，使得介于位線與接墊層460間的接觸電阻便可降低。再者，接墊層460的寬度W2相當的大，使得進行位線與接墊層460的連接工藝也變得更容易。
[0081]綜上所述，雖然本發明已以優選實施例揭露如上，然其并非用以限定本發明。本發明所屬技術領域中普通技術人員，在不脫離本發明的精神和范圍內，當可作各種的更改與修飾。因此，本發明的保護范圍當視權利要求所界定者為準。
【主權項】
1.一種半導體裝置的制造方法，其特征在于，包括: 形成二堆疊結構于一基板之上，其中各該堆疊結構包括多個柵極層、多個柵極絕緣層及一頂部絕緣層，該些柵極層及該些柵極絕緣層交替地設置，該頂部絕緣層設置于該些柵極層及該些柵極絕緣層上； 形成一電荷捕捉結構及一通道層于各該堆疊結構的一側表面，其中各該電荷捕捉結構包括多個第一介電層及多個第二介電層； 刻蝕部分的各該第一介電層，并刻蝕部分的各該第二介電層，以暴露部分的該通道層；及 形成一接墊層(landing pad layer)于該些第一介電層及該些第二介電層上，以連接該通道層。2.根據權利要求1所述的半導體裝置的制造方法，其中在刻蝕部分的各該第一介電層的步驟中，各該第一介電層被刻蝕的深度不同，在刻蝕部分的各該第二介電層的步驟中，各該第二介電層被刻蝕的深度不同。3.根據權利要求1所述的半導體裝置的制造方法，其中在刻蝕部分的各該第一介電層的步驟中，該些第二介電層的至少一個的二側壁被部分地暴露，在刻蝕部分的各該第二介電層的步驟中，該些第一介電層的至少一個的二側壁被部分地暴露。4.根據權利要求1所述的半導體裝置的制造方法，其特征在于，還包括: 填充一間隔絕緣層于一溝槽中，該溝槽形成于該些堆疊結構之間； 其中在刻蝕部分的各該第二介電層的步驟中，部分的該間隔絕緣層也被刻蝕，使得該通道層的頂端高于該些第一介電層的頂端及該些第二介電層的頂端。5.根據權利要求4所述的半導體裝置的制造方法，其中在形成該接墊層的步驟中，該接墊層還形成于該間隔絕緣層上。6.根據權利要求1所述的半導體裝置的制造方法，其中: 在形成該些堆疊結構的步驟中，各該堆疊結構還包括一導電屏蔽層，該導電屏蔽層設置于該頂部絕緣層上； 在形成該接墊層的步驟中，該接墊層還形成于該導電屏蔽層上。7.一種半導體裝置，其特征在于，包括: 一基板； 二堆疊結構，各該堆疊結構包括: 多個柵極層及多個柵極絕緣層，該些柵極層及該些柵極絕緣層交替地設置；及 一頂部絕緣層，設置于該些柵極層及該些柵極絕緣層上； 一電荷捕捉結構及一通道層，設置于各該堆疊結構的一側表面，其中各該電荷捕捉結構包括多個第一介電層及多個第二介電層，該通道層的頂部高于各該第一介電層的頂部及各該第二介電層的頂部；以及 一接墊層，設置于該些第一介電層及該些第二介電層上，以連接該通道層。8.根據權利要求7所述的半導體裝置，其中該些第一介電層的頂部位于不同高度，該些第二介電層的頂部位于不同高度。9.根據權利要求7所述的半導體裝置，其特征在于，還包括: 一間隔絕緣層，設置于該些堆疊結構之間的一溝槽內，其中該接墊層還設置于該間隔絕緣層上。10.根據權利要求7所述的半導體裝置，其中該接墊層的厚度大于該通道層的厚度。
【文檔編號】H01L21/71GK105914184SQ201510385424
【公開日】2016年8月31日
【申請日】2015年6月30日
【發明人】賴二琨, 蔣光浩
【申請人】旺宏電子股份有限公司