N型動態閾值晶體管、制備方法及提高工作電壓的方法
【專利摘要】本發明提供一種N型動態閾值晶體管、制備方法及提高工作電壓的方法，包括襯底結構，NMOS器件及PN結器件；PN結器件的P區與NMOS器件的體接觸區連接，PN結器件的N區與NMOS器件的柵連接。在P型本征區中進行N型重摻雜分別形成NMOS器件的源、漏區和PN結器件，再進行P型重摻雜形成NMOS器件的體接觸區；在溝道區上方依次形成柵氧化層、多晶硅層，對多晶硅層進行N型重摻雜形成柵；通過通孔和金屬將NMOS器件的柵和PN結器件的N區相連。本發明通過在柵體連接通路上形成一個反偏PN結，來提升體接觸區電壓、降低閾值電壓、提高驅動電流，實現工作電壓的提高，擴展了N型動態閾值晶體管在低功耗電路設計領域的應用價值。
【專利說明】
N型動態閾值晶體管、制備方法及提高工作電壓的方法
技術領域
[0001]本發明涉及半導體器件技術領域，特別是涉及一種N型動態閾值晶體管、制備方法及提高工作電壓的方法。
【背景技術】
[0002]在整個半導體行業向新一代半導體器件的衍變過程中，芯片制造商面臨著嚴峻的挑戰。具體的講，生產高性能芯片的制造商面臨的挑戰來自對速度更快、溫度更低的芯片設計的需求。用于移動應用的芯片制造商需要的是功耗更小的半導體器件。為了應對這些挑戰，大多數業界領先的器件制造商都選擇了具有低功耗高速度的優勢的絕緣體上硅(SOI，Silicon On Insulator)技術。
[0003]絕緣體上硅的體接觸區可以浮空，或者引出接到一個固定電勢位上。當體接觸區電壓升高時，器件閾值電壓降低，可以有效的增大驅動電流。SOI動態閾值晶體管(DTMOS，Dynamic Threshold Metal Oxide Semiconductor)是將體接觸區和棚.極相接，實現閾值電壓的動態調整。該類型器件閾值動態可變，當器件開啟時，體接觸區電壓升高，導致閾值降低，電流驅動能力提高，當器件處于關斷狀態時，具有較高的閾值電壓，從而降低漏電流。然而體接觸區與源、漏區形成的PN結，若柵極電壓高于該PN結導通電壓時，導致電流突然增大，引起功耗的增加。由于該寄生二極管的存在，導致動態閾值晶體管工作電壓較低，一般在0.7V以下，因此不能與傳統的晶體管共用電源電壓，也限制了動態閾值晶體管的應用領域。
[0004]射頻技術對功耗及性能相對敏感，盡管SOIDTMOS晶體管可以提供較低的功耗和較高的性能，但是其工作電壓較低，對于工作電壓較高時并不能直接使用。
[0005]因此，如何提高SOI動態閾值晶體管的工作電壓已成為本領域技術人員亟待解決的問題之一。
【發明內容】
[0006]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種N型動態閾值晶體管、制備方法及提高工作電壓的方法，用于解決現有技術中SOI動態閾值晶體管的工作電壓低，不能與傳統的晶體管共用電源電壓，限制應用領域等問題。
[0007]為實現上述目的及其他相關目的，本發明提供一種N型動態閾值晶體管，所述N型動態閾值晶體管至少包括:
[0008]襯底結構，位于所述襯底結構上的NMOS器件及PN結器件；
[0009 ]所述PN結器件的P區與所述NMOS器件的體接觸區的連接，所述PN結器件的N區與所述NMOS器件的柵連接;其中，所述匪OS器件的體接觸區為P型重摻雜區，所述PN結器件的P區為P型本征區，所述PN結器件的N區為N型重摻雜區。
[0010]優選地，所述襯底結構至少包括半導體基底及位于所述半導體基底上的氧化層。
[0011]優選地，所述NMOS器件為η個并聯的NMOS管，η為大于等于I的自然數。
[0012]更優選地，所述PN結器件為與η個并聯的NMOS管——對應連接的η個PN結二極管。
[0013]更優選地，所述PN結器件為I個PN結二極管。
[0014]優選地，所述NMOS器件還包括位于所述襯底結構上的溝道區、位于所述溝道區和柵之間的柵氧化層，以及位于溝道區兩側的源區和漏區；其中，所述溝道區為P型本征區，所述柵為N型重摻雜區，所述源區和所述漏區為N型重摻雜區。
[0015]優選地，所述NMOS器件和所述PN結器件通過通孔及金屬連接。
[0016]為實現上述目的及其他相關目的，本發明還提供一種N型動態閾值晶體管的制備方法，所述N型動態閾值晶體管的制備方法至少包括:
[0017]提供一襯底結構，在所述襯底結構上制備P型本征區；
[0018]在所述P型本征區中進行兩次N型重摻雜以分別形成NMOS器件的源、漏區和PN結器件，在所述P型本征區中進行P型重摻雜以形成所述NMOS器件的體接觸區，所述PN結器件的P區和所述NMOS器件的體接觸區相連，其中，所述NMOS器件的源、漏區之間為溝道區；
[0019]在所述NMOS器件的溝道區上方形成柵氧化層，在所述柵氧化層上形成多晶硅層，對所述多晶硅層進行N型重摻雜以形成所述NMOS器件的柵；
[0020]通過通孔和金屬將所述NMOS器件的柵和所述PN結器件的N區相連。
[0021]為實現上述目的及其他相關目的，本發明還提供一種提高N型動態閾值晶體管工作電壓的方法，所述提高N型動態閾值晶體管工作電壓的方法至少包括:
[0022]在NMOS器件的柵和體接觸區之間連接PN結器件，所述PN結器件的陰極連接所述WOS器件的柵，所述PN結器件的陽極連接所述匪OS器件的體接觸區，以使所述匪OS器件的體接觸區電壓升高，進而降低閾值電壓、提高驅動電流，實現工作電壓的提高。
[0023]如上所述，本發明的N型動態閾值晶體管、制備方法及提高工作電壓的方法，具有以下有益效果:
[0024]本發明的N型動態閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個反偏PN結，來提升體接觸區電壓、降低閾值電壓、提高驅動電流，實現工作電壓的提高，擴展了 N型動態閾值晶體管在低功耗電路設計領域的應用價值。
【附圖說明】
[0025]圖1顯不為本發明的N型動態閾值晶體管版圖的俯視不意圖。
[0026]圖2顯示為本發明的N型動態閾值晶體管版圖的ΑΑ’向剖視示意圖。
[0027]圖3顯示為本發明的N型動態閾值晶體管的多插指結構版圖。
[0028]圖4顯示為本發明的提高N型動態閾值晶體管工作電壓的方法的原理示意圖。
[0029]元件標號說明
[0030]IN型動態閾值晶體管
[0031]11襯底結構
[0032]111半導體基底
[0033]112氧化層
[0034]12NMOS 器件
[0035]121溝道區
[0036]122 柵氧化層
[0037]123柵
[0038]124源區
[0039]125漏區
[0040]126體接觸區[0041 ]13PN 結器件
[0042]131P區
[0043]132N 區
[0044]14通孔
[0045]15金屬
[0046]SI ?S4步驟
【具體實施方式】
[0047]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0048]請參閱圖1?圖4。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0049]實施例一
[0050]如圖1?圖2所示，本發明提供一種N型動態閾值晶體管I，所述N型動態閾值晶體管I至少包括:
[0051 ]襯底結構11，位于所述襯底結構11上的NMOS器件12及PN結器件13。
[0052]如圖2所示，所述襯底結構11位于底層，作為制備半導體器件的基片。
[0053]具體地，如圖2所示，在本實施例中，所述襯底結構11至少包括半導體基底111及位于所述半導體基底111上的氧化層112。所述半導體基底111包括但不限于硅、二氧化硅等材料。所述襯底結構11還可以包括其他提高器件性能的半導體層，不以本實施例為限。
[0054]如圖1?圖2所示，所述匪OS器件12位于所述襯底結構11上，包括溝道區121、柵氧化層122、柵123、源區124、漏區125、以及體接觸區126。
[0055]具體地，如圖2所示，所述溝道區121位于所述襯底結構11上，所述溝道區121為P型本征區。所述柵氧化層122位于所述溝道區121上，在本實施例中，所述柵氧化層122采用高介電常數的材料。所述柵123位于所述柵氧化層122上方，所述柵123為N型重摻雜的多晶硅，其中右側部分未進行N型重摻雜以起到隔離的作用。如圖1所示，所述源區124和所述漏區125分別位于所述溝道區121的兩側，為N型重摻雜區。所述體接觸區126與所述溝道區121連接，所述體接觸區126為P型重摻雜區。
[0056]如圖1?圖2所示，所述PN結器件13位于所述襯底結構11上，包括P區131和N區132。
[0057]具體地，如圖2所示，所述P區131與所述NMOS器件12的體接觸區126連接，所述P區131為P型本征區。所述N區132與所述P區131連接，形成PN結，所述N區132為N型重摻雜區。
[0058]如圖1?圖2所示，所述PN結器件13的P區131與所述NMOS器件12的體接觸區126的連接，所述PN結器件13的N區132與所述NMOS器件12的柵123通過通孔14及金屬15連接。
[0059]實施例二
[0060]如圖3所示，在本實施例中，提供一種多插指結構的N型動態閾值晶體管，來滿足射頻晶體管的增益和功率要求。
[0061]具體地，所述多插指結構的N型動態閾值晶體管包括η個并聯的NMOS管形成的NMOS器件，以及PN結器件，η為大于等于I的自然數。在本實施例中，η取值為4，在實際設計中，以增益和功率的要求來確定η的具體值，不以本實施例為限。所述PN結器件可以是I個與η個WOS的柵和體接觸區分別連接的PN結二極管，也可以是與η個并聯的NMOS管一一對應連接的η個PN結二極管。所述NMOS器件及所述PN結二極管的結構和連接關系與實施例——致，在此不一一贅述。
[0062]如圖2所示，本發明還提供一種N型動態閾值晶體管的制備方法，所述N型動態閾值晶體管的制備方法至少包括:
[0063]步驟S1:提供一襯底結構11，在所述襯底結構11上制備P型本征區。
[0064]具體地，如圖2所示，在本實施例中，所述襯底結構11包括半導體基底111及位于所述半導體基底111上的氧化層112。所述襯底結構11還可以包括其他提高器件性能的半導體層，不以本實施例為限。
[0065]步驟S2:在所述P型本征區中進行兩次N型重摻雜以分別形成匪OS器件12的源區124、漏區125和PN結器件13，在所述P型本征區中進行P型重摻雜以形成所述NMOS器件的體接觸區126，所述PN結器件的P區131和所述NMOS器件12的體接觸區126相連，其中，所述NMOS器件12的源區124、漏區125之間為溝道區121。
[0066]具體地，如圖2所示，在本實施例中，在所述P型本征區中進行N型重摻雜形成匪OS器件12的源區124和漏區125(圖2中未顯示)。在所述P型本征區中進行N型重摻雜形成所述PN結器件13的N區132，以和P型本征區形成PN結器件13，其中P型本征區作為PN結器件13的P區131。在所述P型本征區中進行P型重摻雜以形成所述NMOS器件12的體接觸區126，所述匪OS器件12的體接觸區126介于所述NMOS器件12的溝道區121及所述PN結器件13的P區131之間。
[0067]步驟S3:在所述NMOS器件12的溝道區121上方形成柵氧化層122，在所述柵氧化層122上形成多晶硅層，對所述多晶硅層進行N型重摻雜以形成所述NMOS器件12的柵123。
[0068]具體地，在所述NMOS器件12的溝道區121上方沉積高介電常數材料以形成柵氧化層122。在所述柵氧化層122上沉積多晶硅層，對所述多晶硅層進行N型重摻雜以形成所述匪OS器件12的柵123，其中，與所述體接觸區126臨近部分的多晶硅層未進行N型重摻雜，以將N型摻雜與P型摻雜隔離。
[0069]步驟S4:通過通孔14和金屬15將所述NMOS器件12的柵123和所述PN結器件13的N區132相連。
[0070]如圖4所示，本發明還提供一種提高N型動態閾值晶體管工作電壓的方法，所述提高N型動態閾值晶體管工作電壓的方法至少包括:
[0071]在NMOS器件12的柵和體接觸區之間連接PN結器件13，所述PN結器件13的陰極連接所述NMOS器件12的柵，所述PN結器件13的陽極連接所述NMOS器件12的體接觸區，以使所述NMOS器件12的體接觸區電壓升高，進而降低閾值電壓、提高驅動電流，實現工作電壓的提尚O
[0072]具體地，如圖4所示，為了滿足射頻晶體管的增益和功率要求，所述匪OS器件12包括η個并聯的匪OS管，η為大于等于I的自然數。如圖4所示，η取值為3，在實際設計中，以增益和功率的要求來確定η的具體值。所述PN結器件13反偏于所述NMOS器件12的柵、體連接通路上，當柵極電壓為正電壓，并達到所述WOS器件12的閾值電壓時，匪OS器件12開啟柵極電壓的變化將影響溝道區的電壓；由于PN結可以承受較大電壓，流經該PN結器件13的電流很小，PN結器件13不導通，相當于在NMOS器件12的柵、體之間接入一個電容器件，當柵極電壓增大時，溝道區電壓也隨之增大，而體接觸區與溝道區相連，因此體接觸區電壓能夠得到一定提升；同時，由于柵極電壓和體接觸區電壓均增大時，NMOS器件的閾值電壓降低，其驅動電流也得到了提高，從而使本發明的N型動態閾值晶體管工作電壓提高，達到0.7V左右，能夠與傳統的晶體管共用電源電壓，擴展了 N型動態閾值晶體管的應用領域。
[0073]如上所述，本發明的N型動態閾值晶體管、制備方法及提高工作電壓的方法，具有以下有益效果:
[0074]本發明的N型動態閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個反偏PN結，來提升體接觸區電壓、降低閾值電壓、提高驅動電流，實現工作電壓的提高，擴展了 N型動態閾值晶體管在低功耗電路設計領域的應用價值。
[0075]綜上所述，本發明提供一種N型動態閾值晶體管、制備方法及提高工作電壓的方法，包括襯底結構，位于所述襯底結構上的NMOS器件及PN結器件;所述PN結器件的P區與所述匪OS器件的體接觸區的連接，所述PN結器件的N區與所述匪OS器件的柵連接;其中，所述WOS器件的體接觸區為P型重摻雜區，所述PN結器件的P區為P型本征區，所述PN結器件的N區為N型重摻雜區。制備方法包括，提供一襯底結構，在所述襯底結構上制備P型本征區；在所述P型本征區中進行兩次N型重摻雜以分別形成NMOS器件的源、漏區和PN結器件，在所述P型本征區中進行P型重摻雜以形成所述NMOS器件的體接觸區，所述PN結器件的P區和所述WOS器件的體接觸區相連，其中，所述匪OS器件的源、漏區之間為溝道區；在所述WOS器件的溝道區上方形成柵氧化層，在所述柵氧化層上形成多晶硅層，對所述多晶硅層進行N型重摻雜以形成所述匪OS器件的柵;通過通孔和金屬將所述匪OS器件的柵和所述PN結器件的N區相連。提高N型動態閾值晶體管工作電壓的方法包括，在NMOS器件的柵和體接觸區之間連接PN結器件，所述PN結器件的陰極連接所述NMOS器件的柵，所述PN結器件的陽極連接所述NMOS器件的體接觸區，以使所述NMOS器件的體接觸區電壓升高，進而降低閾值電壓、提高驅動電流，實現工作電壓的提高。本發明的N型動態閾值晶體管、制備方法及提高工作電壓的方法通過在柵體連接通路上形成一個反偏PN結，來提升體接觸區電壓、降低閾值電壓、提高驅動電流，實現工作電壓的提高，擴展了 N型動態閾值晶體管在低功耗電路設計領域的應用價值。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0076]上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【主權項】
1.一種N型動態閾值晶體管，其特征在于，所述N型動態閾值晶體管至少包括: 襯底結構，位于所述襯底結構上的NMOS器件及PN結器件； 所述PN結器件的P區與所述WOS器件的體接觸區連接，所述PN結器件的N區與所述WOS器件的柵連接;其中，所述NMOS器件的體接觸區為P型重摻雜區，所述PN結器件的P區為P型本征區，所述PN結器件的N區為N型重摻雜區。2.根據權利要求1所述的N型動態閾值晶體管，其特征在于:所述襯底結構至少包括半導體基底及位于所述半導體基底上的氧化層。3.根據權利要求1所述的N型動態閾值晶體管，其特征在于:所述匪OS器件為η個并聯的NMOS管，η為大于等于I的自然數。4.根據權利要求3所述的N型動態閾值晶體管，其特征在于:所述PN結器件為與η個并聯的NMOS管——對應連接的η個PN結二極管。5.根據權利要求1或3所述的N型動態閾值晶體管，其特征在于:所述PN結器件為I個PN結二極管。6.根據權利要求1所述的N型動態閾值晶體管，其特征在于:所述匪OS器件還包括位于所述襯底結構上的溝道區、位于所述溝道區和柵之間的柵氧化層，以及位于溝道區兩側的源區和漏區；其中，所述溝道區為P型本征區，所述柵為N型重摻雜區，所述源區和所述漏區為N型重摻雜區。7.根據權利要求1所述的N型動態閾值晶體管，其特征在于:所述匪OS器件和所述PN結器件通過通孔及金屬連接。8.—種N型動態閾值晶體管的制備方法，其特征在于:所述N型動態閾值晶體管的制備方法至少包括: 提供一襯底結構，在所述襯底結構上制備P型本征區； 在所述P型本征區中進行兩次N型重摻雜以分別形成匪OS器件的源、漏區和PN結器件，在所述P型本征區中進行P型重摻雜以形成所述NMOS器件的體接觸區，所述PN結器件的P區和所述NMOS器件的體接觸區相連，其中，所述NMOS器件的源、漏區之間為溝道區； 在所述匪OS器件的溝道區上方形成柵氧化層，在所述柵氧化層上形成多晶硅層，對所述多晶硅層進行N型重摻雜以形成所述NMOS器件的柵； 通過通孔和金屬將所述NMOS器件的柵和所述PN結器件的N區相連。9.一種提高N型動態閾值晶體管工作電壓的方法，其特征在于，所述提高N型動態閾值晶體管工作電壓的方法至少包括: 在匪OS器件的柵和體接觸區之間連接PN結器件，所述PN結器件的陰極連接所述NMOS器件的柵，所述PN結器件的陽極連接所述NMOS器件的體接觸區，以使所述NMOS器件的體接觸區電壓升高，進而降低閾值電壓、提高驅動電流，實現工作電壓的提高。
【文檔編號】H01L21/336GK105895702SQ201610236469
【公開日】2016年8月24日
【申請日】2016年4月15日
【發明人】陳靜, 呂凱, 羅杰馨, 柴展, 何偉偉, 黃建強, 王曦
【申請人】中國科學院上海微系統與信息技術研究所