具有包裹環繞的硅化物的FinFET及其形成方法
【專利摘要】一種器件包括：延伸至半導體襯底內的隔離區，其中，位于隔離區的相對部分之間的襯底帶具有第一寬度。源極/漏極區具有覆蓋襯底帶的部分，其中，源極/漏極區的上部具有比第一寬度更大的第二寬度。源極/漏極區的上部具有基本垂直側壁。源極/漏極硅化物區具有接觸源極/漏極區的垂直側壁的內側壁。本發明實施例涉及具有包裹環繞的硅化物的FinFET及其形成方法。
【專利說明】具有包裹環繞的硅化物的FinFET及其形成方法
[0001]優先權聲明
[0002]本申請要求于2015年2月12日提交的標題為“FINFETs with Wrap-AroundSilicide and Method Forming the Same”的美國臨時專利申請第62/115，568號的優先權，其全部內容通過引用結合于此作為參考。
[0003]交叉引用
[0004]本申請涉及以下于2014年6月27日提交的標題為“Method of FormingSemiconductor Structure with Horizontal Gate All Around Structure，，的共同受讓的美國專利申請第14/317,069號，其全部內容通過引用結合于此作為參考。
技術領域
[0005]本發明實施例涉及具有包裹環繞的硅化物的FinFET及其形成方法。
【背景技術】
[0006]集成電路(IC)材料和設計中的技術進步已經產生了數代的1C，其中每代IC都具有比上一代IC更小和更復雜的電路。在IC發展過程中，功能密度(即，每一芯片面積上互連器件的數量)通常已經增加而幾何尺寸卻已減小。通常這種按比例縮小工藝通過提高生產效率和降低相關成本而帶來益處。
[0007]這些按比例縮小也已經增加了加工和生產IC的復雜度，并且為了實現這些進步，需要在IC加工和生產方面的同樣發展。例如，已經引入鰭式場效應晶體管(FinFET)以代替平面晶體管。正在開發FinFET的結構和制造FinFET的方法。
【發明內容】
[0008]根據本發明的一個實施例，提供了一種器件，包括:隔離區，延伸至半導體襯底內，其中，位于所述隔離區的相對部分之間的襯底帶具有第一寬度；源極/漏極區，具有覆蓋所述襯底帶的部分，其中，所述源極/漏極區的上部具有比所述第一寬度更大的第二寬度，并且所述源極/漏極區的上部具有基本垂直側壁；以及源極/漏極硅化物區，具有接觸所述源極/漏極區的所述垂直側壁的內側壁。
[0009]根據本發明的另一實施例，還提供了一種器件，包括:淺溝槽隔離(STI)區；半導體帶，位于所述STI區的相對部分之間；氧化物區，覆蓋所述半導體帶；以及源極/漏極區，覆蓋所述氧化物區，所述源極/漏極區包括:下部，其中，所述半導體帶、所述氧化物區和所述源極/漏極區的相應邊緣基本上對準；和上部，位于所述下部上方，其中，所述上部包括基本垂直側壁，并且所述上部橫向地延伸超出所述下部的相應邊緣。
[0010]根據本發明的又一實施例，還提供了一種方法，包括:形成在隔離區的頂面上方突出的半導體鰭；形成覆蓋所述半導體鰭的中間部分的柵極堆疊件，其中，所述半導體鰭的端部未被所述柵極堆疊件覆蓋；在所述半導體鰭的所述端部的相對兩側上形成介電模板；蝕刻所述半導體鰭的所述端部以在所述介電模板之間形成凹槽；從所述凹槽生長源極/漏極區，其中，所述源極/漏極區包括位于所述凹槽中的第一部分和位于所述介電模板上方的第二部分，其中，所述第二部分比所述第一部分寬；以及修整所述第二部分以減小所述第二部分的寬度。
【附圖說明】
[0011]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0012]圖1至圖21D是根據一些示例性實施例的在形成鰭式場效應晶體管(FinFET)中的中間階段的截面圖和透視圖；
[0013]圖22示出了根據一些實施例的用于形成FinFET的工藝流程；
[0014]圖23A、圖23B和圖23C示出了根據一些實施例的FinFET的溝道區和柵極堆疊件的截面圖；
[0015]圖24至圖40C示出了根據一些示例性實施例的在形成FinFET中的截面圖、頂視圖和透視圖；以及
[0016]圖41示出了根據一些實施例的用于形成FinFET的工藝流程。
【具體實施方式】
[0017]以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0018]而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。
[0019]根據各個示例性實施例提供了具有全環柵(GAA)結構的鰭式場效應晶體管(FinFET)及其形成方法。示出了形成FinFET的中間階段。論述了實施例的變化例。貫穿各個視圖和示例性實施例，相同的參考標號用于代表相同的元件。應當理解，雖然圖1至圖23C和圖24至圖40C示出了不同的實施例，但是在形成相同的FinFET中，可以將這些實施例組合起來。例如，在圖1至圖23C中示出的實施例包括形成FinFET的溝道區和柵極堆疊件，并且在圖24至圖40C中示出的實施例包括形成FinFET的源極/漏極區和源極/漏極硅化物。由此根據本發明的實施例可以將溝道區和柵極堆疊件的形成與源極/漏極區和源極/漏極娃化物的形成組合起來以形成FinFET。
[0020]圖1至21D示出了根據一些實施例的在形成FinFET中的中間階段的透視圖和截面圖。在圖1至圖21D中示出的步驟也在圖22中示出的工藝流程300中示例性地示出。在隨后的論述中，參考圖22中的工藝步驟來論述在圖1至圖21D中示出的工藝步驟。
[0021]圖1示出了襯底20的截面圖，襯底20可以是晶圓的一部分。襯底20可以是半導體襯底，其可以進一步是硅襯底、碳化硅襯底、絕緣體上硅襯底或由其他半導體材料形成的襯底。襯底20可以輕摻雜有P型或η型雜質。然后在襯底20的頂部上實施抗穿通(APT)注入(由箭頭示出)以形成APT區21。相應的步驟示出為圖22中示出的工藝流程中的步驟302。在APT中注入的摻雜劑的導電類型與阱區(未示出)的導電類型相同。APT層21延伸在隨后形成的源極/漏極區58 (圖21A)下方，并且用于降低從源極/漏極區58至襯底20的泄漏。APT層21中的摻雜濃度可以在約lE18/cm3和lE19/cm3之間的范圍內。為了清楚，在隨后的圖中，沒有示出APT區21。
[0022]參考圖2，通過外延在襯底20上方形成硅鍺(SiGe)層22和半導體堆疊件24。相應的步驟示出為圖22中示出的工藝流程中的步驟304。因此，SiGe層22和半導體堆疊件24形成晶體層。根據本發明的一些實施例，SiGe層22的厚度Tl在約5nm和約8nm之間的范圍內。SiGe層22的鍺百分比(原子百分比)在約25%和約35%之間的范圍內，然而，可以使用更高或更低的鍺百分比。然而，應當理解，貫穿說明書列舉的數值僅僅是實例，并且可以改變為不同的數值。
[0023]SiGe層22上方是半導體堆疊件24。根據一些實施例，半導體堆疊件24包括交替地堆疊的半導體層26和28。半導體層26可以是不含鍺的純硅層。半導體層26也可以是基本上純的硅層，例如，鍺百分比低于約I % ο此外，半導體層26可以是本征的，其沒有摻雜P型和η型雜質。可能存在兩個、三個、四個或更多的半導體層26。根據一些實施例，半導體層26的厚度Τ2在約6nm和約12nm之間的范圍內。
[0024]半導體層28是鍺百分比低于SiGe層22中的鍺百分比的SiGe層。根據本發明的一些實施例，SiGe層28的鍺百分比在約10%和約20%之間的范圍內。此外，SiGe層22的鍺百分比和SiGe層28的鍺百分比之間的差可以大于約15%或更高。根據一些實施例，SiGe層28的厚度T3在約2nm和約6nm之間的范圍內。
[0025]硬掩模30形成在半導體堆疊件24上方。根據本發明的一些實施例，硬掩模30是由氮化娃、氮氧化娃、碳化娃、碳氮化娃等形成的。
[0026]接下來，如圖3所示，圖案化硬掩模30、半導體堆疊件24、SiGe層22和襯底20以形成溝槽32。相應的步驟示出為圖22中示出的工藝流程中的步驟306。因此，形成半導體帶34。溝槽32延伸到襯底20內，并且具有彼此平行的縱向方向。可選地，半導體堆疊件24的剩余部分可選地稱為半導體帶24。
[0027]參考圖4，對半導體帶34的暴露部分實施氧化工藝。相應的步驟示出為在圖22中示出的工藝流程中的步驟308。根據本發明的一些實施例，在氧化之前，實施修整步驟以修整SiGe帶22和28，不修整硅帶26。修整導致SiGe層22和28從硅帶26的相應邊緣橫向凹進。修整具有減小SiGe層22的寬度的效果，因此，在隨后的氧化中，SiGe層22可被完全氧化而不需要用于氧化的時間和/或溫度增加太多。
[0028]作為氧化的結果，SiGe層22被完全氧化以形成氧化硅鍺區38，并且SiGe帶28的至少外部被氧化以形成氧化娃鍺區40。氧化娃鍺區38的厚度可以在約5nm和約20nm之間的范圍內。在一些實施例中，在約400 0C和600 0C之間的范圍內的溫度下實施氧化。例如，氧化時間可以在約2分鐘和約4小時之間的范圍內。硅鍺中的硅的氧化比相同的硅鍺區中的鍺的氧化更容易。因此，半導體帶28中的硅原子被氧化，而半導體帶28中的鍺原子可以向著SiGe帶28的中心向內擴散，并且因此，相對于在氧化之前的SiGe帶28中的鍺百分比，剩余的SiGe帶28中的鍺百分比增加。
[0029]在氧化期間，氧化娃層36也形成在襯底20和娃帶26的暴露表面上。由于SiGe(或硅)區的氧化速率隨著鍺的百分比的增加而增大，因此，硅層26和襯底20的氧化比SiGe層22和SiGe帶28的氧化慢得多。因此，氧化硅層36較薄，并且帶34中的硅層26的大部分和襯底20的部分(在下文中稱為帶部分)不被氧化。
[0030]接下來，如圖5所示，在溝槽32(圖4)中形成可以為淺溝槽隔離(STI)區的隔離區42。該形成可以包括例如使用可流動化學汽相沉積(FCVD)以介電層填充溝槽32，以及實施化學機械拋光(CMP)以使介電材料的頂面與硬掩模30的頂面平齊。在CMP之后，去除硬掩模層30 (圖4)。
[0031]接下來，參考圖6，使STI區42凹進。圖5和圖6中示出的步驟示出為圖22中示出的工藝流程中的步驟310。產生的STI區42的頂面42A可以與氧化硅鍺區38的頂面或底面平齊，或者可以在氧化硅鍺區38的頂面和底面之間的任何中間水平。貫穿說明書，在下文中，半導體堆疊件24也稱為半導體鰭24。
[0032]圖7示出了根據一些實施例的偽氧化物層44的形成，偽氧化物層44可以包括氧化硅。因此，偽氧化物層44保護半導體帶24的側壁、氧化硅鍺區38和半導體堆疊件24的頂面。偽氧化物層44也在STI區42的頂面上延伸。由于偽氧化物層44和STI區42可以由相同的介電材料(諸如氧化硅)形成，因此沒有示出偽氧化物層44和STI區42之間的界面，雖然它們在一些實施例中是可辨識的。在其他實施例中，該界面是不可辨識的。
[0033]參考圖8，形成偽柵極堆疊件46。相應的步驟示出為圖22中示出的工藝流程中的步驟312。根據本發明的一些實施例，偽柵極堆疊件46包括偽柵電極48，例如，偽柵電極48可以使用多晶硅形成。偽柵極堆疊件46也可以包括位于偽柵電極48上方的硬掩模層50。例如，硬掩模層50可以包括氮化硅和/或氧化硅，并且可以是單層或者包括多個層的復合層。在一些實施例中，硬掩模層50包括氮化娃層50A和位于氮化娃層50A上方的氧化娃層50B。偽柵極堆疊件46的縱向方向基本上垂直于半導體鰭24的縱向方向。
[0034]柵極間隔件54形成于偽柵極堆疊件46的側壁上。根據本發明的一些實施例，柵極間隔件54是由氮化硅形成的并且可以具有單層結構。在可選實施例中，柵極間隔件54具有包括多個層的復合結構。例如，柵極間隔件54可以包括氧化硅層和位于氧化硅層上方的氮化硅層。偽柵極堆疊件46和柵極間隔件54覆蓋每個半導體鰭24的中間部分，留下相對端部不被覆蓋。
[0035]圖9示出了去除半導體鰭24的端部。實施干蝕刻以蝕刻如圖8所示的偽氧化物層44、半導體堆疊件24和氧化硅鍺區38。結果，形成凹槽56。根據本發明的一些實施例，偽氧化物層44的一些部分可以直立于STI區42的邊緣上方并且與STI區42的邊緣對準，凹槽56形成在偽氧化物層44的部分之間。
[0036]接下來，參考圖10，通過從凹槽56(圖9)選擇性地生長半導體材料來形成外延區(源極/漏極區)58。根據本發明的一些實施例，源極/漏極區58的形成包括外延生長。根據可選實施例，通過采用在圖28至圖37A中示出的工藝步驟來實現源極/漏極區58的形成。相應的步驟示出為圖22中示出的工藝流程中的步驟314。如圖10所示，由于偽氧化物層44的剩余部分的阻擋，源極/漏極區58首先在凹槽56(圖9)中垂直地生長，在這段時間中，源極/漏極區58不水平地生長。在完全填充凹槽56之后，源極/漏極區58垂直地和水平地生長以形成小平面。
[0037]在其中所產生的FinFET是η型FinFET的一些示例性實施例中，源極/漏極區58包括硅磷(SiP)或磷摻雜的碳化硅(SiCP)。在可選的示例性實施例中，其中，所產生的FinFET是P型FinFET，源極/漏極區58包括SiGe，并且在外延期間可以原位摻雜諸如硼或銦的P型雜質。
[0038]接下來，如圖11所示，形成層間電介質(ILD)60。相應的步驟被示出為圖22中示出的工藝流程中的步驟316。然后實施CMP以使ILD60、偽柵極堆疊件46(圖10)和柵極間隔件54(圖10)的頂面彼此平齊。每個ILD 60、柵極間隔件54和絕緣區42與其他的ILD60、柵極間隔件54和絕緣區42可以具有可辨識的界面，這是由于它們在不同的工藝步驟中形成，因此具有不同的密度，和/或包括不同的介電材料。
[0039]接下來，圖11所示，在蝕刻步驟中去除如圖10所示的偽柵極46，從而形成延伸至ILD 60內的凹槽62。相應的步驟示出為圖22中示出的工藝流程中的步驟318。為了示出位于ILD 60的前部后面的部件，在隨后的圖中沒有示出ILD 60的一些前部，從而可以示出內部部件。應當理解，ILD 60的未示出部分仍然存在。在去除偽柵極堆疊件46之后，半導體堆疊件(鰭)24的中間部分暴露于凹槽62。在偽柵極堆疊件46的去除期間，當蝕刻頂層時，將偽柵極氧化物44 (圖7)用作蝕刻停止層。然后去除偽柵極氧化物44，并且因此半導體鰭24暴露于凹槽62。
[0040]參考圖12A，實施蝕刻步驟以去除氧化硅鍺區40 (也參見圖9)、濃縮(concentrated)的半導體帶28和氧化娃鍺區38的一些頂部(圖8)。相應的步驟示出為圖22中示出的工藝流程中的步驟320。相應地，硅帶26通過間隙64彼此分離。此外，底部的一個硅帶26也可以通過間隙64與剩余的氧化硅鍺區38分離。結果，硅帶26懸置。懸置的硅帶26的相對兩端連接至源極/漏極區58。應當理解，STI區42包括位于凹槽62下方并且暴露于凹槽62的第一部分，和被柵極間隔件54和ILD 60覆蓋的第二部分。根據本發明的一些實施例，STI區42的第一部分的頂面被凹進為低于STI區42的第二部分的頂面。
[0041]圖12B示出了硅帶26的部分的清晰視圖。如圖12A中所示的ILD60、源極/漏極區58和柵極間隔件54在圖12B中沒有示出，但是這些部件仍然存在。
[0042]參考圖13A和圖13B，實施氧化步驟。相應的步驟示出為圖22中示出的工藝流程中的步驟322。圖13B也示出了圖13A中示出的結構的一些部分，其中，如圖13A中所示的ILD60、源極/漏極區58和柵極間隔件54在圖13B中沒有示出，但是這些部件仍然存在。可以使用水蒸氣中的蒸汽氧化、氧(O2)中的熱氧化等來實施氧化。根據本發明的一些實施例，在約400°C和約600°C之間的范圍內的溫度下使用水蒸氣來實施氧化。氧化的持續時間可以在約20秒和約20分鐘之間的范圍內。如圖13B所示，作為氧化的結果，硅帶26的外部被氧化以形成氧化硅環66，其環繞硅帶26的剩余部分。在一些實施例中，由相鄰的硅帶26形成的氧化硅環66彼此接觸。此外，在一些實施例中，由底部的一個硅帶26形成的氧化硅環66可以與氧化硅鍺區38的頂面接觸。在可選實施例中，由相鄰的硅帶26形成的氧化硅環66彼此間隔開。
[0043]在氧化中，核心電路(也稱為邏輯電路)中的核心FinFET和1電路中的輸入/輸出(1)FinFET使它們的半導體帶同時氧化。圖13A和13B中所示的結構示出了核心FinFET和1 FinFET的結構。在隨后的步驟中，如圖14A所示，形成光刻膠68以覆蓋1區200中的氧化硅環66，而核心區100不被覆蓋。然后實施蝕刻以去除核心區100中的氧化硅環66，從而暴露出硅帶26。另一方面，保護1區200中的氧化硅環66不被去除，并且因此將在蝕刻之后仍然保留。相應的步驟示出為圖22中示出的工藝流程中的步驟324。然后去除光刻膠68。在蝕刻之后，核心區100中的硅帶26再次通過間隙彼此分離，并且底部的一個硅帶26通過間隙與氧化硅鍺區38的頂面分離。圖14B示出了圖14A中示出的結構的一些部分，其中，如圖14A中所示的ILD60、源極/漏極區58和柵極間隔件54未在圖14B中示出，但是這些部件仍然存在。
[0044]在隨后的步驟中，形成柵極電介質70。相應的步驟示出為圖22中示出的工藝流程中的步驟326。對于核心區(圖14A和圖14B中的100)中的核心FinFET，柵極電介質70形成在硅帶26 (圖14A和圖14B)的暴露表面上。在圖15A和圖15B中示出了所產生的結構。對于1區(圖14A和圖14B中的200)中的1 FinFET，柵極電介質70形成在已經形成的氧化硅環66上，并且因此氧化硅環66成為柵極電介質70的部分。因此，核心FinFET和1 FinFET均具有在圖15A和圖15B中示出的結構，除了 1 FinFET的柵極電介質70厚于核心FinFET的柵極電介質70之外。再者，圖15B也示出了圖15A中示出的結構的一些部分，其中，如圖15A中所示的ILD60、源極/漏極區58和柵極間隔件54沒有在圖15B中示出。
[0045]根據一些實施例，柵極電介質70的形成包括執行界面(介電)層，和然后在界面層上形成高k介電層。界面層可以包括通過在化學溶液中處理圖14A和圖14B中的結構而形成的氧化硅，從而硅帶26被氧化以形成化學氧化物(氧化硅)。因此，1區中的柵極電介質70將厚于核心區中的柵極電介質70。然后高k電介質沉積在界面層上。在一些實施例中，高k電介質的K值大于約7.0，并且可以包括金屬氧化物或Hf、Al、Zr、La等的硅酸土卜
ΠΤΤ.0
[0046]圖16A示出了柵電極72的形成。相應的步驟示出為圖22中示出的工藝流程中的步驟328。該形成包括以導電材料填充凹槽62 (圖15A)，以及實施諸如CMP的平坦化。柵電極72可以包括含金屬材料，諸如TiN、TaN, TaC、Co、Ru、Al、Cu、W、它們的組合或它們的多層。由此形成FinFET74。抗穿通區21位于氧化娃鍺區38和源極/漏極區58下面。
[0047]圖16B和圖16C示出了圖16A中的FinFET 74的一些部分的截面圖，其中，該截面圖是從圖16A中的含有線16B/16C-16B/16C的垂直平面截取的。如圖16B和16C所示，柵極電介質70完全填充相鄰的硅帶26之間的間隙。因此，柵電極72將不能夠被填充到相鄰的硅帶26之間的間隙內，并且將不會與源極/漏極區58(圖16A)短路。
[0048]圖16B和16C也示出了柵極電介質70包括氧化硅76和位于氧化硅76的外側上的高k電介質78。當FinFET 74是核心FinFET時，氧化硅76包括界面層。當FinFET 74是1 FinFET時，氧化硅76包括氧化硅環66 (圖13A和圖13B)和界面層。在圖16B中，根據一些實施例，在相鄰的硅帶26上形成的氧化硅76彼此接觸。在圖16C中，根據一些實施例，在相鄰的娃帶26上形成的氧化娃76互不接觸，并且高k電介質78填充在相鄰的娃帶26上形成的氧化硅76之間的間隙。
[0049]圖17A至圖22B示出了根據可選實施例的在形成FinFET中的中間階段的截面圖。除非另有明確描述，否則這些實施例中的組件的材料和形成方法與相同組件的材料和形成方法基本上相同，相同的組件在圖1至圖16C中示出的實施例中由相同的參考標號表示。因此，關于圖17A至圖22B中示出的組件的形成工藝和材料的細節可以在圖1至圖16C中示出的實施例的論述中找到。
[0050]這些實施例的初始步驟與圖1至圖11中示出的步驟基本相同。接下來，圖17A和17B示出了類似于在圖12A和圖12B中示出的步驟的蝕刻步驟。參照圖17A，實施蝕刻以去除氧化硅鍺區40 (也參見圖9)、濃縮的半導體帶28和氧化硅鍺區38的一些頂部(圖8)。因此，硅帶26通過間隙64彼此分離。此外，底部的一個硅帶26也可以通過間隙64與剩余的氧化硅鍺區38分離。相比于在圖12A和圖12B中示出的步驟，與圖12A和圖12B相比，STI區42和氧化硅鍺區38的部分被凹進的更低。因此，底部的一個硅帶26和氧化硅鍺區38的頂面之間的間隙64高于在圖12A和圖12B中示出的間隙。
[0051]接下來，圖18A和圖18B示出了與分別在圖13A和圖13B中示出的基本相同的工藝步驟和結構，其中，實施氧化，并且形成氧化硅環66。底部的氧化硅環66可以通過間隙64與氧化娃鍺區38的頂面間隔開。圖19A和圖19B不出了與分別在圖14A和圖14B中不出的基本相同的工藝步驟和結構，其中從核心器件區去除氧化硅環66。同時，保護1區(未示出)中的氧化硅環66并且不被去除。圖20A和圖20B示出了與分別在圖15A和圖15B中示出的基本相同的工藝步驟和結構，其中，形成柵極電介質70。圖21A和圖21B示出了與在圖16A中示出的基本相同的工藝步驟和結構，其中形成柵電極72。
[0052]圖21C和圖21D示出了圖21A中示出的FinFET 74的一些部分的截面圖，其中，該截面圖是從圖21A中的含有線21C/21D-21C/21D的垂直平面截取的。如圖21C和圖21D所示，柵極電介質70完全填充相鄰的硅帶26之間的間隙。因此，柵電極72不填充到相鄰的硅帶26之間的間隙內，并且將不會與源極/漏極區58(圖16A)短路。
[0053]由于如圖17A和圖17B中所示的STI區42和氧化硅鍺區38的更深的凹進，STI區42和氧化硅鍺區38與上面的硅帶26間隔開更遠。結果，如圖21C和圖21D中所示，氧化硅鍺區38的至少一些頂面與形成在底部的硅帶26上的柵極電介質70間隔開。在圖21C中，氧化硅鍺區38的中心部分凹進得較少，并且突出在中心部分的相對側上的氧化硅鍺區38的部分上方。柵極電介質70填充氧化硅鍺區38的中心部分和底部硅帶26之間的空間。在圖21D中，在底部硅帶26上形成的柵極電介質通過間隙與在氧化硅鍺區38和STI區42的頂面上形成的電介質(也標記為70)分隔開，柵電極72填充間隙。
[0054]圖23A、圖23B和圖23C示出了根據可選實施例的FinFET的溝道和柵極的截面圖。在這些實施例中，具有兩個而不是三個或四個硅帶26。此外，半導體帶26的高度可以大于相應的寬度。例如，每個硅帶26的高度Hl可以在約1nm和約30nm之間的范圍內，并且每個硅帶26的寬度Wl可以在約6nm和約12nm之間的范圍內。圖23A、圖23B和圖23C的實施例分別對應于在圖16B/16C、圖21C和圖21D中示出的實施例，并且因此本文中不再重復這些細節。
[0055]本發明的實施例具有一些有利的特征。在形成溝道材料(硅帶26)之前實施抗穿通注入。因此，所產生的FinFET的溝道不受注入的摻雜劑的影響，并且因此消除了傳統的抗穿通注入所承受的雜質散射和載流子迀移率的降低。產生的FinFET是具有多個溝道的GAA FinFET0因此，改進了與漏極誘導勢皇降低(DIBL)相關的短溝道效應，并且由于多個溝道而改進了 FinFET的驅動電流。
[0056]圖24至圖40C示出了根據可選實施例的在形成FinFET中的中間階段的截面圖。除非另有明確描述，否則這些實施例中的組件的材料和形成方法與相同組件的材料和形成方法基本上相同，相同的組件在圖1至圖23C中示出的實施例中由相同的參考標號表示。因此，關于圖24至圖40C中示出的組件的形成工藝和材料的細節可以在圖1至圖23C中示出的實施例的論述中找到。圖24至圖40C中示出的步驟也在圖41中示出的工藝流程400中示例性地示出。
[0057]圖24示出了形成APT注入(通過箭頭示出)以在半導體襯底20中形成抗穿通區
21。相應的步驟示出為圖41中示出的工藝流程中的步驟402。該工藝步驟和工藝細節與在圖1中示出的基本上相同，并且本文中因此不再重復。
[0058]接下來，如圖25中所示，通過外延在襯底20上方形成SiGe層22和半導體層124。相應的步驟示出為圖41中示出的工藝流程中的步驟404。因此，SiGe層22形成晶體層。SiGe層22的鍺百分比(原子百分比)在約25%和約35%之間的范圍內，然而，可以使用更高或更低的鍺百分比。根據本發明的一些實施例，SiGe層22的厚度T4在約5nm和約8nm之間的范圍內。
[0059]半導體層124形成在SiGe層22上方。根據本申請的一些實施例，半導體層124是由同質的半導體材料形成的單層。例如，半導體層124可以由其中不含鍺的硅形成。半導體層124也可以是基本上純的硅層，例如，鍺百分比低于約1%。此外，半導體層124可以是本征的，其沒有摻雜P型和η型雜質。根據一些實施例，半導體層124的厚度Τ4在約30nm和約80nm之間的范圍內。
[0060]根據本發明的可選實施例，半導體層124是復合層，該復合層是具有與如圖2中所示的半導體堆疊件24基本相同的結構的半導體堆疊件。因此，復合半導體層124的結構和材料可以在半導體堆疊件24的描述中找到。
[0061]此外，硬掩模(未示出)可以形成在半導體層124上方。根據一些實施例，硬掩模是由氮化娃、氮氧化娃、碳化娃、碳氮化娃等形成的。
[0062]接下來，如圖26所示，圖案化硬掩模、半導體層124、SiGe層22和襯底20以形成溝槽32。相應的步驟示出為圖41中示出的工藝流程中的步驟406。因此，形成半導體帶34。溝槽32延伸到襯底20內，并且溝槽32和半導體帶34具有彼此平行的縱向方向。可選地，半導體層124的剩余部分相應地稱為帶。在隨后的步驟中，以STI區42填充溝槽32，接著使STI區42凹進。在圖26和隨后的圖中，沒有示出STI區42和襯底20的下部。半導體層22下方的部分結構與圖6中所示的結構的下部基本上相同，其中，襯底20的部分(在下文中稱為襯底帶)位于STI區42的相對部分之間。
[0063]在凹進STI區42之后，STI區42的頂面低于SiGe帶22的頂面。根據本發明的一些實施例，STI區42的頂面與SiGe帶22的頂面平齊或者略低于SiGe帶22的頂面，從而使得暴露出SiGe帶22的側壁的至少一些部分，并且可能地暴露出SiGe帶22的側壁的全部。
[0064]接下來，參考圖27，對半導體帶(鰭)34的暴露部分實施氧化工藝以形成氧化硅鍺區38。相應的步驟示出為圖41中示出的工藝流程中的步驟408。作為氧化的結果，SiGe層22被完全氧化以形成氧化硅鍺區38。根據一些實施例，在約400°C和約600°C之間的范圍內的溫度下實施氧化。例如，氧化時間可以在約2分鐘和約4小時之間。在氧化期間，氧化硅(未示出)也形成在半導體帶124的暴露表面上。由于硅的氧化速率遠低于硅鍺的氧化速率，所以半導體帶124上的氧化硅層較薄，并且因此本文中未示出。
[0065]在實施例中，其中半導體帶124具有與如圖3中所示的半導體帶24相同的結構，類似于圖4中所示的，氧化之后所產生的結構將包括氧化硅鍺區40、濃縮的硅鍺區28。
[0066]接下來，如圖28至圖30所示，形成蝕刻停止層122。相應的步驟示出為圖41中示出的工藝流程中的步驟410。蝕刻停止層122在隨后的用于形成源極/漏極硅化物和源極/漏極接觸件的接觸件開口的形成中用作蝕刻停止層。根據本發明的一些實施例，蝕刻停止層122包括碳氮化硅(SiCN)，但是可以使用其他介電材料。蝕刻阻擋層122可以具有在約3nm和約1nm之間的范圍內的厚度。
[0067]參考圖28，蝕刻停止層122形成為共形層，并且因此覆蓋半導體鰭124和氧化硅鍺區38的頂面和側壁。根據一些實施例，蝕刻停止層122的厚度T5在約3nm和約1nm之間的范圍內。
[0068]接下來，如圖29所示，例如，使用FCVD形成介電區128以填充溝槽32 (圖28)。根據一些實施例，介電區128可以包括氧化硅。剩余的介電區128的頂面高于氧化硅鍺區38的頂面。
[0069]圖29也示出了蝕刻停止層122的暴露部分的氧化，從而，蝕刻停止層122的暴露部分轉換為介電層126。當蝕刻停止層122由SiCN形成時，所產生的介電層包括碳氮氧化硅(S1CN)，其具有與SiCN不同的蝕刻特性。此外，S1CN比SiCN更易于使用濕蝕刻去除。因此，轉換使得去除蝕刻停止層122的暴露部分而不破壞半導體鰭124成為可能。根據本發明的一些實施例，采用熔爐退火(在含氧氣體中)、氧注入等實施蝕刻停止層122的氧化。
[0070]在形成介電層126之后，例如，通過濕蝕刻去除介電層126。圖30中示出了產生的結構。因此，暴露半導體鰭124。介電蝕刻停止層122的未轉化部分仍然保留。在截面圖中，介電蝕刻停止層122的剩余部分具有U形(也包括L形)。根據本發明的一些實施例，剩余的蝕刻停止層122的頂面與氧化硅鍺區38的頂面平齊或高于氧化硅鍺區38的頂面，從而使蝕刻停止層122在隨后的用于形成接觸件開口的蝕刻中也保護氧化硅鍺區38。在產生的結構中，蝕刻停止層122的垂直部分可以具有與氧化硅鍺區38共面的部分。可選地，蝕刻停止層122的垂直部分可以高于氧化硅鍺區38。
[0071]圖31示出了偽柵極堆疊件46的形成的頂視圖，偽柵極堆疊件46形成在半導體鰭124的頂面和側壁上。相應的步驟示出為圖41中示出的工藝流程中的步驟412。偽柵極堆疊件46的透視圖可以與在圖34B中所示的基本相同。此時，可能在偽柵極堆疊件46的側壁上沒有形成柵極間隔件。根據一些實施例，偽柵極堆疊件46包括偽柵電極48，例如，偽柵電極48可以使用多晶硅形成。偽柵極堆疊件46還可以包括硬掩模層50，硬掩模層50可以包括例如氮化硅層50A和位于氮化硅層50A上方的氧化硅層50B。偽柵極堆疊件46的縱向方向基本上垂直于半導體鰭124的縱向方向，其中，半導體鰭124的相對兩端不被偽柵極堆疊件46覆蓋。
[0072]圖32至圖38B示出了源極和漏極區(下文中稱為源極/漏極區)的形成。圖32至圖38的圖數字之后可以為字符“A”或字符“B”，其中，字符“A”表示相應的圖是從與圖31中含有線A-A的垂直平面相同的平面截取的，而字符“B表示相應的圖是從與圖31中含有線B-B的垂直平面相同的平面截取的(除圖34B之外)。因此，數字之后為字符“A”的圖示出了源極/漏極區的截面圖，并且數字之后為字符“B”的圖示出了偽柵極堆疊件46的截面圖。
[0073]圖32至圖34B示出了形成源極/漏極模板以外延地生長源極/漏極區。相應的步驟示出為圖41中示出的工藝流程中的步驟414。參照圖32，形成介電層130，然后在介電層130上方形成介電層132。介電層130和132的材料彼此不同。根據一些實施例，介電層132可以由S1CN形成。介電層130由與介電層132的材料不同的材料形成。例如，在一些實施例中，介電層130由氧化硅形成。介電層130的形成具有增加所產生的源極/漏極區的寬度的有利特征，這將在隨后的段落中論述。介電層130和132形成為共形層，并且因此也將在偽柵極堆疊件46的側壁(如圖34B所示)和頂面上延伸。
[0074]圖33示出了通過蝕刻去除半導體鰭124，其中去除的部分不被偽柵極堆疊件46 (圖31)覆蓋。也在蝕刻中去除位于半導體鰭124上方的介電層130和132的部分。在蝕刻半導體鰭124后，也蝕刻氧化硅鍺區38 (圖32)。源極/漏極凹槽136因此形成為延伸至襯底20的位于STI區42之間的部分。凹槽136具有基本上垂直的側壁，該側壁包括介電層130和蝕刻停止層122的側壁。根據一些實施例，蝕刻是各向異性的。
[0075]接下來，實施蝕刻步驟以去除介電層130，并且在圖34A和圖34B中示出了產生的結構，圖34A和圖34B分別示出了源極/漏極區的截面圖和源極/漏極區和偽柵極堆疊件46的透視圖。例如，蝕刻可以是使用濕蝕刻的各向同性的。因此，相比于在圖33中所示的，凹槽136的橫向寬度增加。這可能有利地增大隨后在凹槽136中生長的源極/漏極區的寬度。此外，介電層132(在下文中稱為介電模板132)的剩余部分的底面通過間隙138與下面的介電區128間隔開。因此，介電模板132懸置。
[0076]如圖34B所示，圖34B是透視圖，介電模板132連接至偽柵極堆疊件46的側壁上的部分介電層130，并且因此將不會下降。同樣，介電層130的位于偽柵極堆疊件46的側壁上的部分可以保持，并暴露于凹槽136。
[0077]在隨后的步驟中，如圖34A和圖34B中所示，在凹槽136中外延地生長源極/漏極區。相應的步驟示出為圖41中示出的工藝流程中的步驟416。由于間隙138(圖34B)的存在，前體容易到達凹槽136的底部和內部，并且因此源極/漏極區具有空隙的可能性不大。圖35示出了所產生的源極/漏極區58。源極/漏極區58的材料和形成工藝類似于在圖10中所示的，并且因此本文中不再重復。源極/漏極區58包括具有垂直側壁的部分58A、具有小平面58’和58”的部分58B、位于蝕刻停止層122之間的部分58C和形成在間隙138中的部分58D(圖34A)。
[0078]圖36A至圖37B示出了源極/漏極區58的修整，從而去除圖35中的小平面58’和58”以形成垂直的源極/漏極區58。相應的步驟示出為圖41中所示的工藝流程中的步驟418。參考圖36A，形成介電層140。根據一些實施例，介電層140由與介電層132的材料相同的材料形成，例如，介電層140可以包括S1CN。如圖36B所示，圖36B示出了偽柵極堆疊件46，介電層140也形成在偽柵極堆疊件46上并且接觸介電層132。
[0079]接下來，如圖37A和圖37B所示，實施干蝕刻以蝕刻覆蓋源極/漏極區58的介電層140的部分，從而暴露源極/漏極區58。然后，例如，使用各向異性蝕刻(干)蝕刻實施修整步驟，并且去除源極/漏極區58的小平面。在圖38A和圖38B中示出了產生的結構，圖38A和圖38B分別示出了源極/漏極部分和偽柵極堆疊件。由于源極/漏極修整，產生的源極/漏極區58具有基本上垂直的側壁，基本沒有小平面保留。暴露的源極/漏極區58的側壁基本上垂直和筆直。接下來，實施干蝕刻以去除介電層132和140的位于源極/漏極區58的側壁上的部分。因此暴露蝕刻停止層122。同時，偽柵極堆疊件46的頂面也暴露出來，如圖38B所示。介電層132和140的剩余部分形成柵極間隔件132/140。應當理解，介電層132和140可以具有可辨識的界面，這是因為它們在不同的工藝步驟中形成，而不用管它們是否由相同或不同的材料形成。介電層140的形成有利地增加了柵極間隔件的厚度，從而在圖38B中的結構中，柵極間隔件132/140的頂端高于多晶硅層48的頂面。在所產生的結構中，柵極間隔件132/140的厚度可以在約3nm和約1nm之間的范圍內。
[0080]接下來，如圖39A和圖39B所示，形成ILD60。相應的步驟示出為圖41中示出的工藝流程中的步驟420。然后，可以實施CMP以使ILD60的頂面、偽柵極堆疊件46的頂面和柵極間隔件132/140彼此平齊。在隨后的步驟中，去除偽柵極堆疊件46 (圖39B)，并且形成作為替代柵極的柵極電介質(未示出)和柵電極72，如圖40A所示。相應的步驟示出為圖41中示出的工藝流程中的步驟422。在半導體鰭124(圖34B)是由均質材料形成的實施例中，替代柵極的形成包括在半導體鰭124 (圖34B)的側壁和頂面上形成界面介電層和高k介電層，在高k介電層上方形成導電材料，以及實施CMP以使界面介電層、高k介電層和導電材料的頂面與ILD 60的頂面平齊。在可選實施例中，其中，半導體鰭124具有與如圖2中所示的半導體堆疊件24相同的結構，可以實施在圖11至圖16B中示出的步驟以形成替代柵極。
[0081]再次參照圖40A，在形成替代柵極之后，蝕刻ILD 60以形成接觸件開口(由在圖40A和圖40B中示出的接觸插塞142占據)，其中，源極/漏極區58暴露于接觸件開口。在ILD 60的蝕刻中，蝕刻停止層122作為蝕刻停止層以保護下面的STI區42。蝕刻停止層122的頂端可以比氧化硅鍺區38的頂端高出高度差Δ H，高度差Δ H可以在約2nm和約5nm之間的范圍內，從而使得氧化硅鍺區38得到充分的保護而免受蝕刻的影響。根據本發明的一些實施例，如圖40A所示，大多數蝕刻停止層122高于氧化硅鍺區38。在可選實施例中，如圖30所示，蝕刻停止層122和氧化硅鍺區38的大部分彼此平齊。
[0082]接下來，實施硅化工藝以在源極/漏極區58的側壁上形成源極/漏極硅化物區144，然后用導電材料填充剩余的接觸件開口以形成源極/漏極接觸插塞146。相應的步驟示出為圖41中示出的工藝流程中的步驟424和426。根據本發明的一些實施例中，硅化物區包括硅化鎳、硅化鈦、硅化鈷等。接觸插塞146可以包括鈷、鎢等。由此形成如圖40A所示的 FinFET 74。
[0083]圖40B和圖40C示出了根據各個實施例的FinFET 74的源極/漏極部分的截面圖，其中，截面圖從圖40A中的平面A-A截取獲得。在圖40B中，在硅化工藝之后，去除用于形成金屬硅化物的剩余的金屬，并且因此接觸插塞146與硅化物區144接觸。在圖40C中，不去除用于形成金屬娃化物的剩余的金屬148，其中，金屬148包括鎳、鈦、鈷等。
[0084]本發明的實施例具有一些有利的特征。如圖40B所示，相鄰的STI區42具有距離W1，距離Wl是STI區42之間的襯底20的帶部分的寬度。源極/漏極區58的下部58C具有寬度Wl。源極/漏極區58還包括具有寬度W2的上部58A/58B，寬度W2大于寬度Wl。例如，寬度Wl可以在約2nm和約6nm之間的范圍內，并且寬度W2可以在約6nm和約12nm之間的范圍內。寬度差(W2-W1)是由介電層130(圖32)的形成和去除引起的。因此，源極/漏極區的寬度有利地大于下面的襯底部分的寬度。此外，通過形成介電模板，由模板形成源極/漏極區和然后修整源極/漏極區，產生的源極/漏極區可以具有較大的高度同時仍具有垂直的側壁。因此，可以在源極/漏極區的高且垂直的側壁上形成硅化物區，并且因此降低源極/漏極接觸電阻，從而導致所產生的FinFET的飽和電流增大。
[0085]根據本發明的一些實施例，一種器件包括:延伸至半導體襯底內的隔離區，其中，位于隔離區的相對部分之間的襯底帶具有第一寬度。源極/漏極區具有覆蓋襯底帶的部分，其中，源極/漏極區的上部具有比第一寬度更大的第二寬度。源極/漏極區的上部具有基本垂直側壁。源極/漏極硅化物區具有接觸源極/漏極區的垂直側壁的內側壁。
[0086]根據本發明的可選實施例，一種器件包括:STI區、位于STI區的相對部分之間的半導體帶和覆蓋半導體帶的氧化物區。源極/漏極區覆蓋氧化物區。源極/漏極區包括:下部，其中，半導體帶、氧化物區和源極/漏極區的相應邊緣基本上對準；和上部，位于下部上方。上部包括基本垂直側壁，并且上部橫向地延伸超出下部的相應邊緣。
[0087]根據本發明的又一可選實施例，一種方法包括:形成在隔離區的頂面上方突出的半導體鰭；和形成覆蓋半導體鰭的中間部分的柵極堆疊件。半導體鰭的端部未被柵極堆疊件覆蓋。在半導體鰭的端部的相對兩側上形成介電模板。蝕刻半導體鰭的端部以在介電模板之間形成凹槽。從凹槽生長源極/漏極區，其中，源極/漏極區包括位于凹槽中的第一部分和位于介電模板上方的第二部分。第二部分比第一部分寬。修整源極/漏極區的第二部分以減小第二部分的寬度。
[0088]根據本發明的一個實施例，提供了一種器件，包括:隔離區，延伸至半導體襯底內，其中，位于所述隔離區的相對部分之間的襯底帶具有第一寬度；源極/漏極區，具有覆蓋所述襯底帶的部分，其中，所述源極/漏極區的上部具有比所述第一寬度更大的第二寬度，并且所述源極/漏極區的上部具有基本垂直側壁；以及源極/漏極硅化物區，具有接觸所述源極/漏極區的所述垂直側壁的內側壁。
[0089]在上述器件中，還包括:介電蝕刻停止層，包括:水平部分，具有接觸所述隔離區的頂面的底面；以及垂直部分，包括連接至所述水平部分的一端的底端，其中，所述源極/漏極區的側壁接觸所述介電蝕刻停止層的所述垂直部分的內側壁。
[0090]在上述器件中，所述介電蝕刻停止層的所述垂直部分包括與所述源極/漏極硅化物區的底端接觸的頂端。
[0091]在上述器件中，還包括:接觸插塞，具有側壁，所述接觸插塞包括:上部，接觸所述源極/漏極硅化物區的外側壁；以及下部，接觸所述介電蝕刻停止層的所述垂直部分的外側壁。
[0092]在上述器件中，還包括:氧化硅鍺區，被所述源極/漏極區覆蓋并且覆蓋所述襯底帶。
[0093]在上述器件中，所述氧化硅鍺區的側壁與所述襯底帶的相應側壁基本上對準。
[0094]在上述器件中，所述源極/漏極區還包括下部，所述下部的寬度與所述第一寬度基本相等。
[0095]根據本發明的另一實施例，還提供了一種器件，包括:淺溝槽隔離(STI)區；半導體帶，位于所述STI區的相對部分之間；氧化物區，覆蓋所述半導體帶；以及源極/漏極區，覆蓋所述氧化物區，所述源極/漏極區包括:下部，其中，所述半導體帶、所述氧化物區和所述源極/漏極區的相應邊緣基本上對準；和上部，位于所述下部上方，其中，所述上部包括基本垂直側壁，并且所述上部橫向地延伸超出所述下部的相應邊緣。
[0096]在上述器件中，還包括:介電蝕刻停止層，所述介電蝕刻停止層包括位于所述源極/漏極區的所述下部的相對兩側上的部分，其中，所述介電蝕刻停止層的側壁與所述源極/漏極區的所述下部的側壁接觸。
[0097]在上述器件中，所述介電蝕刻停止層包括:下部，接觸所述STI區的頂面；以及上部，與所述下部形成L形。
[0098]在上述器件中，還包括接觸插塞，所述接觸插塞與所述介電蝕刻停止層的所述下部的側壁以及所述介電蝕刻停止層的所述上部的頂面接觸。
[0099]在上述器件中，所述源極/漏極區包括在鰭式場效應晶體管(FinFET)中。
[0100]在上述器件中，還包括:硅化物區，接觸所述源極/漏極區的所述基本垂直側壁。
[0101]在上述器件中，沒有硅化物區與所述源極/漏極區的所述下部的側壁接觸。
[0102]根據本發明的又一實施例，還提供了一種方法，包括:形成在隔離區的頂面上方突出的半導體鰭；形成覆蓋所述半導體鰭的中間部分的柵極堆疊件，其中，所述半導體鰭的端部未被所述柵極堆疊件覆蓋；在所述半導體鰭的所述端部的相對兩側上形成介電模板；蝕刻所述半導體鰭的所述端部以在所述介電模板之間形成凹槽；從所述凹槽生長源極/漏極區，其中，所述源極/漏極區包括位于所述凹槽中的第一部分和位于所述介電模板上方的第二部分，其中，所述第二部分比所述第一部分寬；以及修整所述第二部分以減小所述第二部分的寬度。
[0103]在上述方法中，還包括在所述源極/漏極區的所述第一部分的側壁上和在所述源極/漏極區的修整的所述第二部分的側壁上形成硅化物。
[0104]在上述方法中，所述介電模板通過間隙與下面的介電區間隔開，其中，所述間隙被所述介電模板覆蓋，并且其中，所述源極/漏極區生長至所述間隙內。
[0105]在上述方法中，還包括形成介電蝕刻停止層，形成所述介電蝕刻停止層包括:在所述半導體鰭的側壁上形成共形介電層；形成與所述共形介電層的下部的側壁接觸的介電區；以及去除位于所述介電區的頂面上方的所述共形介電層的部分，其中，所述共形介電層的低于所述介電區的頂面的剩余部分形成所述介電蝕刻停止層。
[0106]在上述方法中，修整所述源極/漏極區還包括:在所述源極/漏極區的頂面上形成額外的介電層，其中，所述額外的介電層接觸所述介電模板的側壁；以及對所述額外的介電層實施干蝕刻。
[0107]在上述方法中，形成所述介電模板包括:在所述半導體鰭的所述端部的側壁和頂面上形成第一共形介電層；在所述第一共形介電層上方形成第二共形介電層；并且去除覆蓋所述半導體鰭的所述端部的所述第一共形介電層和所述第二共形介電層的頂部；以及去除所述第一共形介電層的側壁部分，其中，所述第二共形介電層的側壁部分留下作為所述介電模板。
[0108]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。
【主權項】
1.一種器件，包括: 隔離區，延伸至半導體襯底內，其中，位于所述隔離區的相對部分之間的襯底帶具有第一寬度； 源極/漏極區，具有覆蓋所述襯底帶的部分，其中，所述源極/漏極區的上部具有比所述第一寬度更大的第二寬度，并且所述源極/漏極區的上部具有基本垂直側壁；以及源極/漏極硅化物區，具有接觸所述源極/漏極區的所述垂直側壁的內側壁。2.根據權利要求1所述的器件，還包括: 介電蝕刻停止層，包括: 水平部分，具有接觸所述隔離區的頂面的底面；以及 垂直部分，包括連接至所述水平部分的一端的底端，其中，所述源極/漏極區的側壁接觸所述介電蝕刻停止層的所述垂直部分的內側壁。3.根據權利要求2所述的器件，其中，所述介電蝕刻停止層的所述垂直部分包括與所述源極/漏極硅化物區的底端接觸的頂端。4.根據權利要求2所述的器件，還包括:接觸插塞，具有側壁，所述接觸插塞包括: 上部，接觸所述源極/漏極硅化物區的外側壁；以及 下部，接觸所述介電蝕刻停止層的所述垂直部分的外側壁。5.根據權利要求1所述的器件，還包括: 氧化硅鍺區，被所述源極/漏極區覆蓋并且覆蓋所述襯底帶。6.根據權利要求5所述的器件，其中，所述氧化硅鍺區的側壁與所述襯底帶的相應側壁基本上對準。7.根據權利要求1所述的器件，其中，所述源極/漏極區還包括下部，所述下部的寬度與所述第一寬度基本相等。8.一種器件，包括: 淺溝槽隔離(STI)區； 半導體帶，位于所述STI區的相對部分之間； 氧化物區，覆蓋所述半導體帶；以及 源極/漏極區，覆蓋所述氧化物區，所述源極/漏極區包括: 下部，其中，所述半導體帶、所述氧化物區和所述源極/漏極區的相應邊緣基本上對準；和 上部，位于所述下部上方，其中，所述上部包括基本垂直側壁，并且所述上部橫向地延伸超出所述下部的相應邊緣。9.根據權利要求8所述的器件，還包括:介電蝕刻停止層，所述介電蝕刻停止層包括位于所述源極/漏極區的所述下部的相對兩側上的部分，其中，所述介電蝕刻停止層的側壁與所述源極/漏極區的所述下部的側壁接觸。10.一種方法，包括: 形成在隔離區的頂面上方突出的半導體鰭； 形成覆蓋所述半導體鰭的中間部分的柵極堆疊件，其中，所述半導體鰭的端部未被所述柵極堆疊件覆蓋； 在所述半導體鰭的所述端部的相對兩側上形成介電模板； 蝕刻所述半導體鰭的所述端部以在所述介電模板之間形成凹槽； 從所述凹槽生長源極/漏極區，其中，所述源極/漏極區包括位于所述凹槽中的第一部分和位于所述介電模板上方的第二部分，其中，所述第二部分比所述第一部分寬；以及修整所述第二部分以減小所述第二部分的寬度。
【文檔編號】H01L21/28GK105895693SQ201510492749
【公開日】2016年8月24日
【申請日】2015年8月12日
【發明人】江國誠, 蔡慶威, 劉繼文, 王志豪, 梁英強
【申請人】臺灣積體電路制造股份有限公司