半導體器件的制作方法

半導體器件的制作方法
【專利摘要】本發明的目的在于提高半導體器件的信號傳輸特性。搭載有半導體芯片的布線基板的多根布線(16)具有構成傳輸差動信號的差動對的布線(16SG1)及布線(16SG2)。另外，布線(16SG1)及布線(16SG2)分別具有以分隔距離(SP1)相互并行的部分(PT1)、與部分(PT1)設于相同布線層且以分隔距離(SP2)相互并行的部分(PT2)、和設于部分(PT1)與部分(PT2)之間且向相互的分隔距離變得比分隔距離(SP1)及分隔距離(SP2)大的方向迂回而設置的部分(PT3)。
【專利說明】
半導體器件
技術領域
[0001]本發明涉及半導體器件，例如，涉及適用于在布線基板上搭載有半導體芯片的半導體器件的有效技術。
【背景技術】
[0002]在日本特開2006-237385號公報(專利文獻I)中，記載了在搭載有半導體芯片的布線基板上形成有用于傳輸差動信號的布線的半導體器件。
[0003]另外，在日本特開2008-153288號公報(專利文獻2)中，記載了以各自并行且蜿蜒的方式形成有差動信號傳輸用的布線對的半導體器件。
[0004]現有技術文獻
[0005]專利文獻
[0006]專利文獻I:日本特開2006-237385號公報
[0007]專利文獻2:日本特開2008-153288號公報

【發明內容】

[0008]作為高速傳輸信號的技術，具有例如像PC1-Express和USB等通信方式那樣使用構成差動對的兩根信號線來傳輸差動信號的技術。
[0009]但是，在例如從半導體器件的外部將高速的差動信號傳輸至搭載于布線基板上的半導體芯片的情況下，與傳輸低速的差動信號的情況相比，信號傳輸特性上的課題變得顯著，因此需要考慮(調整)了構成差動對的兩條布線各自的阻抗的對策
[0010]其他課題及新特征可從本說明書的記述及附圖得以明確。
[0011]—個實施方式的半導體器件包含:布線基板、搭載在上述布線基板上的半導體芯片、及將上述半導體芯片與上述布線基板分別電連接的多個導電性部件。另外，上述布線基板具有將上述多個導電性部件與多個外部端子電連接的多根布線。另外，上述多根布線具有構成傳輸差動信號的差動對的第I布線及第2布線。另外，上述第I布線及上述第2布線分別具有:以第I分隔距離相互并行的第I部分、與上述第I部分設于相同布線層且以第2分隔距離相互并行的第2部分、以及設在上述第I部分與上述第2部分之間、且向相互的分隔距離變得比上述第I分隔距離及上述第2分隔距離大的方向迂回而設置的第3部分。
[0012]發明效果
[0013]根據上述一個實施方式，能夠提高半導體器件的信號傳輸特性。
【附圖說明】
[0014]圖1是一個實施方式的半導體器件的俯視圖。
[0015]圖2是圖1所示的半導體器件的仰視圖。
[0016]圖3是將圖1所示的封裝體透視而示出內部構造的透視俯視圖。
[0017]圖4是沿著圖3的A-A線的剖視圖。
[0018]圖5是圖3的B部分的放大俯視圖。
[0019]圖6是圖5所示的信號傳輸路徑的電路圖。
[0020]圖7是表示圖6所示的各部件的阻抗的值的例子的說明圖。
[0021]圖8是將圖5所示的差動信號傳輸用的布線中的迂回的部分的周邊放大而示出的放大俯視圖。
[0022]圖9是表示使用圖1?圖8說明的半導體器件的制造工序的概要的說明圖。
[0023]圖10是將作為針對圖8的變形例的半導體器件中的差動信號的傳輸路徑的一部分放大而示出的放大俯視圖。
[0024]圖11是圖1O所示的信號傳輸路徑的電路圖。
[0025]圖12是表示圖11所示的各部件的阻抗的值的例子的說明圖。
[0026]圖13是作為針對圖5的變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。
[0027]圖14是將圖13所示的差動信號傳輸用的布線中的迂回的部分的周邊放大而示出的放大俯視圖。
[0028]圖15是圖13所示的信號傳輸路徑的電路圖。
[0029]圖16是表示圖15所示的各部件的阻抗的值的例子的說明圖。
[0030]圖17是表示作為針對圖5的其他變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。
[0031]圖18是將作為針對圖8的其他變形例的半導體器件中的差動信號的傳輸路徑的一部分放大而示出的放大俯視圖。
[0032]圖19是作為針對圖5的其他變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。
[0033]圖20是作為針對圖4的變形例的半導體器件的剖視圖。
[0034]圖21是圖20所示的半導體器件的信號傳輸路徑周邊的放大俯視圖。
[0035 ]圖22是圖21所示的信號傳輸路徑的電路圖。
[0036]圖23是表示圖22所示的各部件的阻抗的值的例子的說明圖。
[0037]圖24是表示作為與圖5對應的研究例的半導體器件的布線構造例的放大俯視圖。
[0038]圖25是示意地表示在圖24所示的半導體器件中發生信號反射的部位的說明圖。
[0039 ]圖26是圖25所示的信號傳輸路徑的電路圖。
[0040]圖27是表示圖26所示的各部件的阻抗的值的例子的說明圖。
[0041 ]附圖標記說明
[0042]10:布線基板(封裝基板)，1b:下表面(背面、安裝面)，1s:側面，1t:上表面(表面、芯片搭載面)，11:焊錫球(外部端子、電極、外部電極)，12:接合區(外部端子、電極、外部電極)，13:絕緣膜(阻焊膜)，14、14561、14562:接合焊盤(端子、內部端子、電極、接合引線、接合指)，15:絕緣膜(阻焊膜)，16、16SG1、16SG2、16VS1、16VS2:布線，16T:通孔布線，16V:過孔布線，17:絕緣層，20:半導體芯片，20b:背面(主面、下表面)，20s:側面，20t:表面(主面、上表面)，21、21361、21362:焊盤(電極、芯片電極)，30、30361、30362:導線(導電性部件)，31:凸點電極(導電性部件、突起電極、柱狀電極)，40:封裝體，50:粘結材料，MP1:導體圖案(過孔接合區、虛擬圖案)，PKG1、PKG2、PKG3、PKG4、PKG5、PKG6、PKG7、PKGh I:半導體器件，?11、？了2、？了4:部分(并行部)，？了3、？了5:部分(迂回部)，1^^1、1^^2、1^^3:反射信號，3161、3162:輸入信號，3?1、3?2、3?3、3卩12:分隔距離，￥1^1:假想線，20、21、22、23、24、25、221、222、Z23、Z24、Z25、ZS:阻抗
【具體實施方式】
[0043](本申請中的記載形式、基本用語、用法的說明)
[0044]在本申請中，關于實施方式的記載，根據需要，為了便于說明而分為多個部分等進行記載，但除了特別明示不是這樣的情況以外，這些部分不是相互之間獨立分開的，不論記載的前后位置怎樣，單一的例子的各部分中一方是另一方的部分詳細說明或一部分或全部的變形例等。另外，作為原則，省略同樣部分的重復說明。另外，關于實施方式中的各結構要素，除了特別明示不是這樣的情況、理論上不限定于該數的情況及從文脈明確不是這樣的情況除外，則不是必須的。
[0045]同樣地在實施方式等的記載，關于材料、組成等，即使提到“由A構成B”等，除了特別明示不是這樣的情況及從文脈明確不是這樣的情況以外，則不排除包含A以外的要素。例如，若提到成分，是表示“作為主要成分而含有A的X”等的意思。例如，即使提到“娃材料”等，也不限定于純硅，當然包含SiGe(硅鍺)合金或其他以硅為主要成分的多元合金、包含其他添加物等的材料。另外，即使提到鍍金、Cu層、鍍鎳等，除了表示不是這樣、特別明示不是這樣的情況以外，不僅包含純鍍層材料，也包含以金、Cu、鎳等為主要成分的材料。
[0046]而且，在提到特定的數值、數量時，除了特別明示不是這樣的情況、理論上不限定于該數的情況及從文脈明確不是這樣的情況以外，可以是超過該特定數值的數值，也可以是小于該特定數值的數值。
[0047]另外，在實施方式的各圖中，同一或同樣的部分以同一或類似的記號或附圖標記來表示，作為原則不重復進行說明。
[0048]另外，在附圖中，在繁瑣的情況或與空隙明確區別的情況下，存在即使是截面反而也會省略陰影線等的情況。與此關聯地，在從說明等可以明確的情況等下，存在即使是平面上封閉的孔也會省略背景的輪廓線的情況。而且，存在即使不是截面，但為了明示不是空隙、或者為了明示某區域的邊界，而也賦予陰影線或點圖案的情況。
[0049]《半導體器件的概要》
[0050]首先，使用圖1?圖4說明本實施方式的半導體器件的概要結構。圖1是本實施方式的半導體器件的俯視圖，圖2是圖1所示的半導體器件的仰視圖。另外，圖3是將圖1所示的封裝體透視而示出內部構造的透視俯視圖。另外，圖4是沿著圖3的A-A線的剖視圖。此外，在圖3中，以雙點劃線示出封裝體40的輪廓。
[0051]本實施方式的半導體器件PKGl具有布線基板(封裝基板)10、搭載在布線基板10上的半導體芯片20(參照圖3、圖4)、將半導體芯片20與布線基板10電連接的多根導線30(參照圖3、圖4)、及將多根導線30封固的封裝體40。
[0052]半導體器件PKGl所具有的布線基板10是在半導體器件PKGl與未圖示的安裝基板之間具有供給電信號和/或電位的傳輸路徑的基板。如圖4所示，布線基板10具有供半導體芯片20搭載的作為芯片搭載面的上表面(表面、芯片搭載面)10t及位于上表面1t的相反側的下表面(背面、安裝面)10b。另外，在本實施方式的例子中，布線基板10在俯視觀察時呈四邊形，具有四個側面I Os (參照圖3、圖4)。
[0053]另外，如圖2所示，半導體器件PKGl具有設于布線基板10的下表面1b的多個焊錫球(外部端子、電極、外部電極)11。多個焊錫球11以行列狀(陣列狀、矩陣狀)配置。多個焊錫球11分別與接合區(land)(外部端子、電極、外部電極)12(參照圖4)連接。
[0054]更詳細地說，如圖4所示，布線基板10的下表面1b被絕緣膜(阻焊膜)13覆蓋。另外，在絕緣膜13上形成有多個開口部，在多個開口部各自中，接合區12的至少一部分從絕緣膜13露出。而且，在接合區12中的從絕緣膜13露出的部分上連接有焊錫球11。
[0055]將半導體器件PKGl那樣在安裝面側以行列狀配置有多個外部端子(焊錫球11、接合區12)的半導體器件稱作面陣(area array)型的半導體器件。面陣型的半導體器件PKGl由于能夠將布線基板10的安裝面(下表面1b)側作為外部端子的配置空間而有效利用，所以即使增大外部端子數量也能夠抑制半導體器件PKGl的安裝面積的增大，在該方面是優選的。也就是說，能夠節省空間地安裝隨著高功能化、高集成化而外部端子數量增大的半導體器件PKG I。
[0056]另外，如圖3所示，布線基板10具有形成在上表面1t上的多個接合焊盤(端子、內部端子、電極、接合引線、接合指(bonding finger) )14。多個接合焊盤14是用于將布線基板10與半導體芯片20電連接的端子。在圖3所示的例子中，多個接合焊盤14設在半導體芯片20的周圍，經由多根導線30與半導體芯片20電連接。
[0057]在圖4所示的例子中，布線基板10的上表面1t被絕緣膜(阻焊膜)15覆蓋。另外，在絕緣膜15上形成有開口部，在開口部中，接合焊盤14的至少一部分從絕緣膜15露出。而且，在接合焊盤14中的從絕緣膜15露出的部分上，連接有導線30的一個端部。
[0058]另外，如圖4所示，布線基板10具有將上表面1t側的多個端子(接合焊盤14)與下表面1b側的多個端子(接合區12)電連接的多個布線層(在圖4所示的例子中為4層)。設在各布線層上的多根布線16被對多根布線16之間及相鄰的布線層之間進行絕緣的絕緣層17覆蓋。在圖4所示的例子中，布線基板10具有層疊而成的多個絕緣層17，正中的絕緣層17是例如在玻璃纖維等纖維材料中含浸環氧樹脂等樹脂材料而成的芯層(芯材)。另外，分別形成在芯層的上表面及下表面上的絕緣層17通過例如層積(built-up)方法而形成。但是，作為針對圖4的變形例，也可以使用不具有成為芯層的絕緣層17的、即所謂的無芯(core-less)基板。
[0059]此外，在布線基板10所具有的多個布線層中的最上層的布線層(最上表面1t側的布線層)設置的布線16與接合焊盤14 一體地形成。換言之，能夠認為接合焊盤14為布線16的一部分。另外，在區分接合焊盤14和布線16而考慮的情況下，在布線基板10的上表面1t中，能夠將從絕緣膜15露出的部分定義為接合焊盤14，將被絕緣膜15覆蓋的部分定義為布線16。另外，在布線基板10所具有的多個布線層中的最下層的布線層(最下表面1b側的布線層)設置的布線16與接合區12—體地形成。換言之，能夠認為接合區12為布線16的一部分。另外，在區分接合區12和布線16而考慮的情況下，在布線基板10的下表面1b中，能夠將從絕緣膜13露出的部分定義為接合區12，將被絕緣膜13覆蓋的部分定義為布線16。
[0060]另外，布線基板10具有設在各布線層之間、并將層疊的布線層沿厚度方向連接的作為層間導電路的過孔(via)布線16V。另外，在圖4所示的例子中，布線基板10具有成為芯材的絕緣層17。因此，布線基板10具有將芯材沿厚度方向貫穿的多根通孔布線16T，多個接合焊盤14和多個接合區12經由多根通孔布線16T而電連接。
[0061]像這樣布線基板10構成在半導體器件PKGl的作為外部連接端子的多個焊錫球11與半導體芯片20之間傳輸電信號和/或電位的路徑的一部分。此外，作為針對圖4的變形例，也存在使接合區12自身作為外部連接端子而發揮功能的情況。該情況下，在接合區12上沒有連接焊錫球11，而是多個接合區12分別在布線基板10的下表面1b上從絕緣膜13露出。另夕卜，作為針對圖3的其他變形例，也存在取代球形狀的焊錫球11而連接薄的焊錫膜、并使該焊錫膜作為外部連接端子而發揮功能的情況。
[0062]另外，如圖3及圖4所示，在布線基板10的上表面1t上搭載有半導體芯片20。如圖4所示，半導體芯片20具有表面(主面、上表面)20t、與表面20t為相反側的背面(主面、下表面)20b及位于表面20t與背面20b之間的側面20s。另外，半導體芯片20如圖3所示在俯視觀察下呈四邊形的外形形狀。
[0063]另外，如圖3及圖4所示，半導體芯片20具有多個焊盤(電極、芯片電極)21。焊盤21是半導體芯片的外部端子，從覆蓋半導體芯片20的表面20t的絕緣膜露出。另外，在圖3所示的例子中，多個焊盤21沿著半導體芯片20的表面20t的各邊分別設在表面20t的周緣部側。
[0064]另外，在半導體芯片20的主面(半導體元件形成面)上，分別形成有二極管和/或三極管等多個半導體元件(電路元件)，經由形成在半導體元件上的未圖示的布線(布線層)而與多個焊盤21分別電連接。像這樣半導體芯片20通過形成在主面上的多個半導體元件和將這些多個半導體元件電連接的布線而構成集成電路。
[0065]此外，持有作為半導體芯片20的半導體元件形成面的主面的基材(半導體基板)由例如硅(Si)構成。另外，多個焊盤21分別由金屬構成，在本實施方式中，由例如鋁(Al)構成。
[0066]另外，在圖3及圖4所示的例子中，半導體芯片20通過在使背面20b與布線基板10的上表面1t相對的狀態下搭載到布線基板10的上表面1t上的、所謂面朝上(face-up)安裝方式而搭載在布線基板10上。半導體芯片20經由粘結材料50(參照圖4)而固定在芯片搭載區域的上表面1t上。粘結材料50只要能夠將半導體芯片20固定到布線基板10的上表面10t，則沒有特別限定，但在本實施方式中，使用例如環氧類的熱固化性樹脂。
[0067]另外，如圖3及圖4所示，半導體芯片20經由多根導線30而分別與布線基板10電連接。詳細地說，導線30的一個端部與在半導體芯片20的表面20t上露出的焊盤21連接。另外，導線30的另一個端部與布線基板10的接合焊盤14連接。導線30由例如金(Au)或銅(Cu)等金屬構成。
[0068]另外，如圖4所示，半導體芯片20、多根導線30及多個接合焊盤14被封裝體40封固。另外，封裝體40形成在布線基板10的上表面1t上。在圖1及圖4所示的例子中，封裝體40以布線基板10的上表面1t中的周緣部從封裝體40露出的方式形成。但是，作為針對圖1及圖4的變形例，也可以以覆蓋布線基板10的上表面1t整體的方式形成封裝體40。
[0069]《布線基板的布線構造的詳情》
[0070]接下來，說明圖1?圖4所示的布線基板10的布線構造的詳情。在本部分中，在說明布線基板10的詳細構造之前，在使用【附圖說明】了本申請發明人所發現的課題后，再說明本實施方式的布線基板10的詳細構造。
[0071]圖5是圖3的B部分的放大俯視圖。另外，圖6是圖5所示的信號傳輸路徑的電路圖。另外，圖7是表示圖6所示的各部件的阻抗的值的例子的說明圖。另外，圖8是將圖5所示的差動信號傳輸用的布線中的迂回的部分的周邊放大而示出的放大俯視圖。另外，圖24是表示作為與圖5對應的研究例的半導體器件的布線構造例的放大俯視圖。另外，圖25是示意地表示在圖24所示的半導體器件中發生信號反射的部位的說明圖。另外，圖26是圖25所示的信號傳輸路徑的電路圖。另外，圖27是表示圖26所示的各部件的阻抗的值的例子的說明圖。
[0072]此外，在圖7中，由于圖6所示的各部件的阻抗中的至阻抗Z2的各部分與圖27相同，所以省略了圖示。另外，在圖8中，為了易于判斷地表示部分PT1、部分PT2及部分PT3的邊界，對部分PT3賦予花紋而表示。
[0073]本實施方式的半導體器件PKGl具有像PC1-Express和USB等通信方式那樣，使用構成差動對的兩根信號線來傳輸差動信號的信號傳輸路徑。對于差動信號的傳輸速度具有各種變形例，但本實施方式的半導體器件PKGl具有以例如8Gbps(每秒8千兆位)左右的傳輸速度傳輸差動信號的信號傳輸路徑。
[0074]關于差動傳輸方式，一般具有在構成差動對的兩根信號線中分別流動極性相互相反的信號電流、并將信號線間的電位差作為信號來檢測的方式。因此，構成差動對的兩根布線設為以一定的分隔距離并行。例如圖24所示的半導體器件PKGhl所具有的多條布線16中的布線16SG1和布線16SG2設為以分隔距離SPl并行。像這樣通過將差動對的分隔距離整理為一定值，能夠抑制在差動信號的傳輸路徑中產生差動阻抗的不連續點。
[0075]但是，難以在信號傳輸路徑的全部部分中避免阻抗不連續點的產生。例如如圖25示意地所示，考慮到從焊錫球11側朝向半導體芯片20傳輸輸入信號SIGl的情況。在圖25所示的信號傳輸路徑中的至連接有導線30的部分，構成差動對的布線以并行方式設置，由此，如圖27所示，能夠抑制阻抗不連續點的產生。但是，在將半導體芯片20與布線基板10電連接的部分中，布線構造大幅變化，所以難以調整阻抗值，如圖27所示，容易產生阻抗不連續點。而且，在阻抗不連續點，如圖25及圖26示意地所示，發生信號反射，輸入信號SIGl的一部分作為反射信號RTNl而朝向作為輸入端子的焊錫球11的方向反射。因此，到達半導體芯片20的輸入信號SIG2與輸入信號SIGl相比減小。也就是說，由于產生阻抗不連續點，所以信號傳輸路徑的反射損耗(return loss)特性降低。
[0076]尤其是，在將半導體芯片20與布線基板10經由導線30而電連接的情況下，如圖27所示，導線30的部分與其他部分相比阻抗值變大。導線30由于為細的線形金屬部件，所以截面積(線徑)小(例如，小于布線16SG1、16SG2的截面積)的傳輸路徑延伸得較長。其被認為是在導線30的部分阻抗變大的原因之一。另外，如圖3所示，在接合焊盤14與半導體芯片20的焊盤21的配置間距不同的情況下，難以使相鄰的導線30并行。因此，在導線30的部分差動阻抗的值容易變化。在圖27所示的例子中，導線30部分的阻抗Z4與接合焊盤14部分的阻抗Z3之差大于其他部分的阻抗之差。像這樣，在存在阻抗值大幅變化的阻抗不連續點的情況下，信號的反射量變大，因此反射損耗的程度變大。
[0077]因此，本申請發明人對抑制信號反射來改善信號傳輸路徑的反射損耗特性的技術進行了研究。其結果為，判明了通過在阻抗差大幅變化的阻抗不連續點與輸入部分之間設置阻抗值大的部分，能夠降低作為信號傳輸路徑整體的信號反射量。以下，使用圖5?圖8詳細地進行說明。
[0078]如圖5所示，本實施方式的半導體器件PKGl的半導體芯片20所具有的多個焊盤21具有焊盤21SG1和位于與焊盤21SG1相鄰的位置的焊盤21SG2。焊盤21SG1及焊盤21SG2構成傳輸差動信號的差動對。另外，多個接合焊盤14具有經由多根導線30中的導線30SG1而與焊盤21SG1電連接的接合焊盤14SG1、經由導線30SG2而與焊盤21SG2電連接且位于與接合焊盤14SG1相鄰的位置的接合焊盤14SG2。
[0079]另外，如圖5及圖8所示，多根布線16具有與接合焊盤14SG1相連的布線16SG1和與接合焊盤14SG2相連的布線16SG2。在俯視觀察下，布線16SG1及布線16SG2分別具有以第I分隔距離SPl相互并行的部分(并行部)PTl。另外，布線16SG1及布線16SG2分別具有與部分PTl設于相同布線層、且以分隔距離SP2相互并行的部分(并行部)PT2。另外，布線16SG1及布線16SG2分別具有設在部分PTl與部分PT2之間、且向相互的分隔距離變得比分隔距離SPl及分隔距離SP2大的方向迂回而設置的部分(迂回部)PT3。
[0080]在圖8所示的布線構造的情況下，若著眼于信號傳輸路徑的差動阻抗的值，則成為圖6及圖7所例示那樣的狀態。即，在構成差動對的布線的中途，設置相互的分隔距離變大的部分PT3，由此，在部分PT3處，差動阻抗的值變大。例如，在圖7所示的例子中，部分PT3的阻抗Z22大于部分PTl的阻抗Z21和部分PT2的阻抗Z23。另外，部分PT3的阻抗Z22小于導線30的阻抗Z4。
[0081]在圖5?圖8所示的布線構造的信號傳輸路徑中輸入有信號的情況下，如圖6示意所示產生信號的反射。首先，從焊錫球11側傳輸來的輸入信號SIGl在到達部分PT3之前，沒有產生特別明顯的反射而傳輸。但是，由于部分PT2與部分PT3的邊界是阻抗Z22的值大幅變化的阻抗不連續點，所以輸入信號SIGl的一部分作為反射信號RTNl而朝向作為輸入端子的焊錫球11的方向反射。但是，由于阻抗Z22的值小于導線30的阻抗Z4的值，所以反射信號RTNl的反射量小于圖26所示的反射信號RTNl。
[0082]接著，導線30與接合焊盤14的邊界成為阻抗Z4的值大幅變化的阻抗不連續點。因此，輸入信號SIGl的一部分作為反射信號RTN2而朝向作為輸入端子的焊錫球11的方向反射。
[0083]但是，在本實施方式的情況下，在反射信號RTN2的行進方向上，部分PTl與部分PT3的邊界成為阻抗不連續點。因此，反射信號RTN2的一部分作為反射信號RTN3而朝向半導體芯片20的方向反射。向半導體芯片20的方向再次反射的反射信號RTN3向與輸入信號SIGl相同的方向前進，因此，輸入到半導體芯片20的輸入信號SIG2的值大于圖26所示的輸入信號SIG2的值。也就是說，在本實施方式中，通過將反射信號RTN2在部分PT3處再次反射，降低了作為信號傳輸路徑整體的反射損耗的量。換言之，根據本實施方式，能夠改善信號傳輸路徑的反射損耗特性。再換言之，在本實施方式中，通過在阻抗值的差大的阻抗不連續點與輸入端子之間設置其他的阻抗不連續點，表觀上消除了信號的反射。
[0084]像這樣，根據本實施方式，通過在差動信號的傳輸路徑上有意地設置阻抗不連續點，能夠改善反射損耗特性。因此，能夠提高半導體器件的信號傳輸特性。
[0085]另外，在圖5?圖8所示的信號傳輸路徑中，若研究信號從半導體芯片20側朝向焊錫球11側輸出的情況，則如下所述。即，從圖6所示的半導體芯片20輸出的輸出信號(省略圖示)在導線30的部分處被反射一部分。但是，半導體芯片20與導線30的阻抗差小于導線30與布線基板10的阻抗差。因此，輸出信號在導線30處的反射量小。接著，輸出信號在布線基板10的部分PT3處被反射一部分。但是，在部分PT3被反射的反射信號在與導線30的邊界再次被反射，并朝向焊錫球11的方向前進。其結果為，到達焊錫球11側的輸出信號即使在設有部分PT3的情況下也不會大幅降低。
[0086]然而，在本實施方式中，在圖8所示的部分PT3處，構成差動對的布線16SG1及布線16SG2不并行。在部分PT3處，向布線16SG1及布線16SG2的相互的分隔距離變得比分隔距離SPl及分隔距離SP2大的方向迂回。像這樣，在不使差動對的一部分并行的情況下，不并行的部分PT3的布線路徑距離與并行的部分PT1、PT2的布線路徑距離相比，對于信號傳輸路徑的電感成分的影響變大。另外，若將部分ΡΤ3的布線圖案設為線圈形狀或蜿蜒形狀，則與形狀相應地能夠進一步增大部分ΡΤ3的電感成分。也就是說，根據本實施方式，能夠通過迂回的布線路徑距離或迂回的部分處的布線圖案的形狀，容易地控制阻抗Ζ22的值。
[0087]例如，在圖8所示的例子中，布線16SG1及布線16SG2分別呈在部分ΡΤ3處朝向遠離方向蜿蜒的曲折(meander)形狀。換言之，在圖8所示的例子中，部分PT3具有沿相對于部分PTl的延伸方向交叉的方向延伸的交叉部分、和沿著部分PTl延伸的并行部分。此外，在圖8中，并行部分相對于部分PTl并行，但作為變形例，并行部分也可以與部分PT2并行。該情況下，能夠通過調整并行部分的長度PT3L，來調整部分PT3的電感。
[0088]另外，在本實施方式中，部分PTl與部分PT2的分隔距離SP12充分小。在圖8所示的例子中，分隔距離SP12與分隔距離SPl和分隔距離SP2為相同程度，例如小于部分PT3的并行部分的長度PT3L。像這樣，在部分PTl與部分PT2的分隔距離SP12小的情況下，能夠將作為迂回部的部分PT3在電路上視為線圈。也就是說，根據圖8所示的例子，在構成差動信號的傳輸路徑的部分PT3中，追加了線圈的電感。
[0089]另外，在信號傳輸路徑的阻抗中包含電容成分、電阻成分及電感成分。本申請發明人在進行研究時，判明從控制信號傳輸路徑的反射量來降低反射損耗的出發，像本實施方式這樣主要調整阻抗成分中的電感成分的方法尤其有效。
[0090]另外，在傳輸差動信號的情況下，優選構成差動對的各傳輸路徑的長度及各路徑中的阻抗的值為相同值。因此，優選構成差動對的布線16SG1及布線16SG2的形狀相對于布線16SG1與布線16SG2的中央的假想線VL1(參照圖8)呈線對稱的形狀。不過，若能夠將各傳輸路徑的長度及各路徑中的阻抗的值整理至實效上可看作相同的程度，則布線16SG1及布線16SG2的形狀也可以不為線對稱。
[0091]另外，在本實施方式中，部分PT1、部分PT2及部分PT3分別形成在相同布線層上。因此，在部分PT3中，不包含圖4所示的過孔布線16V和通孔布線16T等。在形成有過孔布線16V或通孔布線16T等層間導電路的部位，需要設置用于連接層間導電路的導體圖案。由于該導體圖案與布線16相比面積較大，所以形成了電容性的阻抗成分。在此，若部分PT3中包含電容性的阻抗成分，則差動阻抗的值的控制變得復雜。另一方面，在如本實施方式這樣，部分PT1、部分PT2及部分PT3分別形成于相同布線層的情況下，能夠通過布線圖案的形狀及長度容易地控制電感。
[0092]另外，在圖5所示的例子中，部分PT1、部分PT2及部分PT3分別形成于相同布線層。換言之，部分PT1、部分PT2及部分PT3與接合焊盤14形成于相同布線層。再換言之，在本實施方式中，部分PT1、部分PT2及部分PT3分別與接合焊盤14相同地形成于最上層的布線層。
[0093]如圖6所示，假設在接合焊盤14與導線30的接合部處使產生的反射信號RTN2再次反射的情況下，從抑制反射信號RTN2的衰減的觀點出發，導線30與部分PT3的距離最好較近。因此，在如本實施方式這樣，部分PTl、部分PT2及部分PT3分別與接合焊盤14相同地形成于最上層的布線層的情況下，導線30與部分PT3的距離縮短，能夠抑制反射信號RTN2的衰減。在本實施方式中，如上所述反射信號RTN2的一部分作為反射信號RTN3朝向半導體芯片20的方向反射，成為向半導體芯片20輸入的輸入信號SIG2的一部分。因此，能夠通過抑制反射信號RTN2的衰減，來降低輸入到半導體芯片20的輸入信號SIG2的損失。
[0094]另外，在部分PT1、部分PT2及部分PT3分別形成于最上層的布線層的情況下，圖6所示的阻抗Z3與阻抗Z23的距離變短，因此能夠縮短反射信號RTN2的傳輸距離。因此，能夠降低因反射信號RTN2向周圍傳播而產生的針對其他信號傳輸路徑的作為噪聲源的影響。換言之，通過縮小部分PTl與接合焊盤14的距離，能夠將反射信號RTN2抑制為小范圍。
[0095]另外，如圖7附加箭頭而示意地所示，在將阻抗不連續點設于接合焊盤14的附近的情況下，信號傳輸路徑的表觀上的阻抗ZS朝向作為最大的阻抗不連續點的導線30的阻抗Z4逐漸變大。在此，上述的“表觀上的阻抗ZS”是指在信號傳輸路徑中，除去從信號反射的觀點出發能夠忽略影響這樣小的構成部分的阻抗值以外的情況下的阻抗值。嚴密地說，部分PTl和接合焊盤14的阻抗小于部分PT3的阻抗，但通過縮短部分PTl和接合焊盤14的延伸距離，能夠在電路上忽視它們的阻抗成分。另外，對于表觀上的阻抗ZS的值，忽視局部阻抗值的變化并將多個部分的阻抗值平均而計算出。
[0096]而且，如圖7所示，在朝向作為最大的阻抗不連續點的導線30的阻抗Z4而表觀上的阻抗ZS的值逐漸變大的情況下，如圖27所示，相較于在導線30與接合焊盤14的邊界阻抗ZS的值急劇變大的情況，難以發生信號反射。
[0097]也就是說，在如本實施方式這樣，部分P1、部分PT2及部分PT3分別與接合焊盤14相同地形成于最上層的布線層的情況下，能夠減低在圖6所示的接合焊盤14與導線30的邊界產生的反射信號RTN2的反射量。
[0098]但是，作為針對本實施方式的變形例，也可以將部分PTl、部分PT2及部分PT3形成于最上層以外的布線層。例如，也可以在圖4所示的多個布線層中的、作為芯材正中的絕緣層17的上表面或下表面的布線層上形成部分PT1、部分PT2及部分PT3。或者，只要能夠確保配置部分PT1、部分PT2及部分PT3的空間，則也可以在最下層的布線層、即與圖4所示的多個接合區12相同的布線層上形成部分PTl、部分PT2及部分PT3。像這樣，即使在將部分PTl、部分PT2及部分PT3形成在最上層以外的布線層上的情況下，也會得到將圖6所示的反射信號RTN2再次反射的效果。
[0099]另外，在圖5及圖8所示的例子中，布線16SG1、16SG2的分隔距離SPl與分隔距離SP2相等。在如本實施方式這樣，在信號傳輸路徑的中途設置阻抗值變大的部分PT3的情況下，部分PTl及部分PT2的阻抗值也可以不同。因此，分隔距離SPl與分隔距離SP2可以不同。但是，從將信號傳輸路徑的整體統一為規定值(例如50 Ω)的觀點出發，優選分隔距離SPl與分隔距離SP2彼此相等。
[0100]另外，在如本實施方式這樣以高速進行信號傳輸的情況下，需要降低來自其他布線16(參照圖5)的串擾噪聲的影響。為了降低串擾噪聲的影響，優選將布線間的分隔距離擴大，該情況下，布線密度降低。因此，從增大布線密度且同時降低串擾噪聲的影響的觀點出發，優選如圖5所示，在差動對的相鄰兩側設置基準電位用的布線16VS1、16VS2。例如在圖5所示的例子中，以沿著布線16SG1并行的方式設置基準電位用的布線16VS1，以沿著布線16SG2并行的方式設置基準電位用的布線16VS2。另外，在布線16VS1及布線16VS2中作為基準電位而供給有例如接地電位。像這樣，通過在以高速傳輸信號的差動對的相鄰兩側設置被供給基準電位的布線16VS1、16VS2，即使在其他布線存在于差動對附近的情況下，也能夠降低來自其他布線的串擾噪聲的影響。
[0101]另外，在圖5所示的例子中，布線16SG1及布線16SG2設于布線16VS1與布線16VS2之間。在差動信號的傳輸路徑中，使構成差動對的布線并行，由此，以將相互的噪聲相抵消的方式構成。另一方面，要求布線16SG1及布線16SG2具有將針對差動對的來自外部的電磁波的影響屏蔽的功能。因此，在沿著差動對設置基準電位用的布線16VS1、16VS2的情況下，也需要包括迂回的部分PT3在內，在布線16VS1與布線16VS2之間設置差動對。
[0102]此外，雖然省略了圖示，但只要在俯視觀察下能夠將布線間的分隔距離設為充分大，則也可以不設置基準電位用的布線16VS1及布線16VS2。
[0103]《半導體器件的制造方法》
[0104]接下來，說明使用圖1?圖8說明的半導體器件PKGl的制造工序。在以下的說明中，根據需要參照表不制造工序的流程的流程圖和圖1?圖8進行說明。圖9是表不使用圖1?圖8說明的半導體器件的制造工序的概要的說明圖。此外，在本實施方式中，為了簡化說明，說明在圖3所示的布線基板10上搭載半導體芯片20的實施方式。但是，作為變形例，也具有如下方法:準備具有相當于布線基板10的多個產品形成區域的所謂拼版基板，將多個半導體器件一并組裝后，按產品形成區域進行單片化。該情況下，能夠將組裝工序效率化。
[0105]《準備布線基板》
[0106]首先，在布線基板準備工序中，準備圖3所示的布線基板10。在本工序中準備的布線基板10上，在上表面(表面、芯片搭載面)10t側設有芯片搭載區域(供圖3所示的半導體芯片20搭載的預定區域)，在芯片搭載區域的周圍，在開口部中形成有從絕緣膜(阻焊膜)15露出的多個接合焊盤14。另外，在布線基板10的與上表面1t為相反側的下表面(背面、安裝面)10b(參照圖4)上，形成有多個接合區(端子、外部端子、外部電極)12。在本工序中，不在多個接合區12上連接圖4所示的焊錫球11，多個接合區12分別在開口部中從絕緣膜(阻焊膜)13露出。
[0107]另外，在本工序中準備的布線基板10既已形成有使用圖5?圖8說明的多根布線
16。多根布線16中，如圖5所示，包含構成差動信號的傳輸路徑的布線16SG1及布線16SG2。另夕卜，多根布線16中包含構成基準電位的供給路徑的布線16VS1及布線16VS2。
[0108]《芯片焊接》
[0109]接著在芯片焊接工序中，如圖3及圖4所示在布線基板10的上表面1t上搭載半導體芯片20。在本實施方式中，以半導體芯片20的背面20b(參照圖4)與布線基板10的上表面1t分別相對的方式、即所謂面朝上安裝方式搭載半導體芯片20。另外，在圖4所示的例子中，半導體芯片20經由粘結材料50而粘結固定在布線基板1的上表面1 t上。粘結材料50由例如環氧樹脂等熱固化性樹脂構成。
[0110]《導線焊接》
[0111]接著，在導線焊接工序中，如圖3及圖4所示，將半導體芯片20的表面20t上形成的多個焊盤21與配置在半導體芯片20的周圍的多個接合焊盤14經由多根導線(導電性部件)30而分別電連接。
[0112]在本工序中，將由例如金(Au)或銅(Cu)等金屬材料構成的導線30的一端部與半導體芯片20的焊盤21接合，將另一端部與布線基板10的接合焊盤14接合。作為接合方式，能夠使用例如對接合部施加超聲波來形成金屬鍵的方式、熱壓接的方式、或同時利用超聲波和熱壓接的方式等。此外，在圖4中，示出了首先將導線30的一部分(一端部)與焊盤21連接的、以所謂正向焊接(forward bonding)方式連接的方法。但是，作為變形例，也可以是將接合焊盤14與導線30的一端部首先連接的所謂逆向焊接(reverse bonding)方式。
[0113]《封固》
[0114]接著，在封固工序中，如圖4所示，通過樹脂將半導體芯片20、多根導線30及多個接合焊盤14封固，形成封裝體40。在本工序中，通過樹脂將搭載在布線基板10的上表面1t上的半導體芯片20、多根導線30及多個接合焊盤14封固。
[0115]另外，在本工序中，使用具有設有型腔的上模(第I模具)、下模(第2模具)的成形模具，通過所謂傳遞注塑(transfer mould)方式形成封裝體40。詳細地說，在本工序中，在用成形模具夾著布線基板10的狀態下，將軟化的樹脂壓入到成形模具的型腔內后，使該樹脂固化，由此形成封裝體40。然后，只要將成形模具與布線基板10剝離，則如圖4所示，形成將半導體芯片20封固的封裝體40。
[0116]《植球》
[0117]接著，在植球工序中，如圖4所示，在形成于布線基板10的下表面1b的多個接合區12上，接合成為外部端子的多個焊錫球11。
[0118]在本工序中，在將布線基板10的下表面1b朝向上方后，在于布線基板10的下表面1b露出的多個接合區12各自上配置焊錫球U。然后，通過對多個焊錫球11加熱來將多個焊錫球11與接合區12接合。通過本工序，多個焊錫球11經由布線基板10與半導體芯片20電連接。
[0119]但是，本實施方式中說明的技術不限于適用于將焊錫球11以陣列狀接合的、所謂BGA (Ba 11 Grid Array)型的半導體器件。例如，作為針對本實施方式的變形例，也能夠適用于所謂LGA(Land Grid Array)型的半導體器件，即不形成焊錫球11，在使接合區12露出的狀態下，或在接合區12上涂布比焊錫球11薄的焊錫膏的狀態下出貨。在LGA型的半導體器件的情況下，能夠省略植球工序。
[0120]以上，基于實施方式具體地說明了本發明人所完成的發明，但本發明不限定于上述實施方式，當然能夠在不脫離其要旨的范圍內進行各種變更。
[0121]《變形例I》
[0122]例如，在圖5中，說明了在傳輸差動信號的布線16SG1及布線16SG2各自的一個部位設置成為阻抗不連續點的部分PT3的例子。但是，也可以如圖10?圖12所示的變形例的半導體器件PKG2那樣，在布線16SG1及布線16SG2各自的多個部位設置成為阻抗不連續點的部分ΡΤ3、ΡΤ50
[0123]圖10是將作為針對圖8的變形例的半導體器件中的差動信號的傳輸路徑的一部分放大而示出的放大俯視圖。另外，圖11是圖10所示的信號傳輸路徑的電路圖。另外，圖12是表示圖11所示的各部件的阻抗的值的例子的說明圖。
[0124]圖10所示的半導體器件PKG2在連接導線30(參照圖11)的接合焊盤14(參照圖11)與作為外部端子的焊錫球11(參照圖11)之間設有多個阻抗不連續點，該方面與圖8所示的半導體器件PKGl不同。詳細地說，半導體器件PKG2所具有的布線16SG1及布線16SG2分別還具有設在部分PTl與部分ΡΤ3之間且以分隔距離SP3相互并行的部分ΡΤ4。另外，布線16SG1及布線16SG2分別還具有設在部分PT4與部分PTl之間且向相互的分隔距離變得比分隔距離SP1、分隔距離SP2及分隔距離SP3大的方向迂回而設置的部分PT5。此外，分隔距離SP1、SP2、SP3可以分別為不同值，但在圖10所示的例子中，分隔距離SP1、SP2、SP3為相同值。
[0125]另外，圖10所示的部分PT1、PT2、PT3、PT4、PT5分別形成于最上層、即與接合焊盤14(參照圖11)相同的布線層。換言之，在圖10?圖12所示的例子中，在連接導線30的接合焊盤14的附近設有多個阻抗不連續點。如圖12附加箭頭而示意地所示，在將多個阻抗不連續點設于接合焊盤14的附近的情況下，信號傳輸路徑的表觀上的阻抗ZS朝向作為最大的阻抗不連續點的導線30的阻抗Ζ4逐漸變大。在此，如上所述，“表觀上的阻抗ZS”是指，在信號傳輸路徑中，除去從信號反射的觀點出發能夠忽略影響這樣小的構成部分的阻抗值以外的情況下的阻抗值。嚴密地說，部分PTl和接合焊盤14的阻抗小于部分ΡΤ3和部分ΡΤ5的阻抗，但通過縮短部分PTl和接合焊盤14的延伸距離，能夠在電路上忽視它們的阻抗成分。另外，關于表觀上的阻抗ZS的值，忽視局部阻抗值的變化并將多個部分的阻抗值平均而計算出。
[0126]而且，在如圖12所示，朝向作為最大的阻抗不連續點的導線30的阻抗Ζ4而表觀上的阻抗ZS的值逐漸變大的情況下，如圖27所示，相較于阻抗ZS的值在導線30與接合焊盤14的邊界急劇變大的情況，難以產生信號反射。另外，判明圖12所示的阻抗ZS與圖7所示的阻抗ZS相比進一步直線性地變大。
[0127]也就是說，根據圖10?圖12所示的變形例，與圖7所示的半導體器件PKGl相比較，能夠進一步降低在圖11所示的接合焊盤14與導線30的邊界產生的反射信號RTN2的反射量。
[0128]另外，圖10所示的部分ΡΤ5與部分ΡΤ3為相同形狀。部分ΡΤ3及部分ΡΤ5分別具有沿相對于部分ΡΤ4的延伸方向交叉的方向延伸的交叉部分、和沿著部分ΡΤ4或部分PTl延伸的并行部分。另外，部分ΡΤ3的并行部分的長度PT3L與部分ΡΤ5的長度PT5L為相同長度。因此，部分ΡΤ3的阻抗與部分ΡΤ5的阻抗為相同值。但是，由于部分ΡΤ3與部分ΡΤ5相互接近地設置，所以部分ΡΤ4的阻抗的影響為可忽視這樣小的程度。因此，在圖11所示的部分ΡΤ4與部分ΡΤ5的邊界，幾乎不會產生信號的反射。
[0129]此外，作為針對本變形例1的進一步的變形例，也能夠將部分?1'1、？了2、？了3、？丁4、ΡΤ5分別形成在最上層以外的布線層上。該情況下，由于從部分ΡΤ5至接合焊盤14的路徑距離變長，所以如圖12所示，難以將表觀上的阻抗ZS的值大幅除去。但是，即使在部分ΡΤ5形成于其他布線層的情況下，也作為使圖11所示的反射信號RTN2再次反射的阻抗不連續點而發揮功能。因此，作為信號傳輸路徑整體能夠改善反射損耗特性。
[0130]另外，若圖5所示的部分ΡΤ3與接合焊盤14的距離充分近，則即使在圖5所示的布線構造的情況下，也能夠降低圖6所示的反射信號RTN2的反射量。但是，如圖12所示，從使阻抗ZS的值緩慢上升的觀點出發，優選像本變形例這樣設置多個阻抗不連續點。
[0131]圖10所示的變形例的半導體器件PKG2的構造除上述的不同點以外，與圖8所示的半導體器件PKGl相同。因此省略重復的說明。
[0132]《變形例2》
[0133]接下來，說明與上述變形例I相比使表觀上的阻抗的變化更為平緩的變形例。圖13是作為針對圖5的變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。另外，圖14是將圖13所示的差動信號傳輸用的布線中的迂回的部分的周邊放大而示出的放大俯視圖。另夕卜，圖15是圖13所示的信號傳輸路徑的電路圖。另外，圖16是表示圖15所示的各部件的阻抗的值的例子的說明圖。
[0134]圖13?圖16所示的半導體器件PKG3在設于連接導線30(參照圖15)的接合焊盤14(參照圖15)與作為外部端子的焊錫球11(參照圖15)之間的多個阻抗不連續點的阻抗值不同的方面，與圖10?圖12所示的半導體器件PKG2不同。詳細地說，圖14所示的部分PT5與部分PT3為不同形狀。部分PT3及部分PT5分別具有沿相對于部分PT4的延伸方向交叉的方向上延伸的交叉部分、和沿著部分PT4或部分PTl延伸的并行部分。另外，如圖13所示，相對地設在距接合焊盤14較近位置的部分PT5的并行部分的長度PT5L比部分PT3的長度PT3L長。因此，在本變形例中，如圖16所示，部分PT5的阻抗大于部分PT3的阻抗。
[0135]像這樣，通過朝向接合焊盤14逐漸增大阻抗，能夠使表觀上的阻抗的變化更為平緩。
[0136]圖13所示的變形例的半導體器件PKG3的構造除上述的不同點以外，與圖10所示的半導體器件PKG2相同。因此省略重復的說明。
[0137]《變形例3》
[0138]另外，在上述的圖5、圖10、圖13中，說明了設于傳輸差動信號的布線16SG1及布線16SG2上的成為阻抗不連續點的部分PT3的形狀在部分PT3處為朝向相互遠離的方向蜿蜒的曲折形狀的例子。但是，部分PT3的形狀中存在各種變形例。圖17是作為針對圖5的其他變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。另外，圖18是將作為針對圖8的其他變形例的半導體器件中的差動信號的傳輸路徑的一部分放大而示出的放大俯視圖。
[0139]圖17所示的半導體器件PKG4及圖18所示的半導體器件PKG5各自的部分PT3的形狀與圖5所示的半導體器件PKGl不同。詳細地說，半導體器件PKG4及半導體器件PKG5的布線16SG1及布線16SG2分別在部分PT3處朝向相互分離的方向延伸，但不蜿蜒。換言之，在圖17及圖18所示的例子中，部分PT3具有沿相對于部分PTl的延伸方向交叉的方向延伸的交叉部分、和沿相對于交叉部分交叉的方向延伸的回轉部分。此外，回轉部分與部分PTl和部分PT2不并行，在該方面與圖5所示的半導體器件PKGl的部分PT3的并行部不同。
[0140]另外，圖17所示的半導體器件PKG4所具有的部分PT3的交叉部分的長度PT3W大于回轉部分的長度PT3L。在圖17所示的布線構造的情況下，在與布線16SG1及布線16SG2的延伸方向交叉的方向上，部分PT3大幅延伸，因此能夠增大部分PT3的電感性的阻抗的值。但是，從提高布線密度的觀點出發，與圖17所示的布線構造相比更優選圖5所示的半導體器件PKGl的布線構造。
[0141]此外，在圖17所示的例子中，由于相鄰的布線16間的距離充分大，所以在與傳輸差動信號的布線16SG1及布線16SG2相鄰的位置沒有設置基準電位用的布線。但是，作為針對圖17的變形例，也可以在與傳輸差動信號的布線16SG1及布線16SG2相鄰的兩側分別設置基準電位用的布線。
[0142]另一方面，圖18所示的半導體器件PKG5所具有的部分PT3的交叉部分的長度PT3W比回轉部分的長度PT3L短。另外，在半導體器件PKG5所具有的部分PT3之間形成有分別與布線16SG1及布線16SG2分離的導體圖案MP1。在圖18所示的布線構造的情況下，由于部分PT3的迂回距離不大，所以電感性的阻抗的值比圖8所示的半導體器件PKGl的情況小。
[0143]但是，在圖18所示的布線構造的情況下，通過在部分PT3之間設置導體圖案(過孔接合區、虛擬圖案)MPl，在信號傳輸路徑中追加了電容性的阻抗。導體圖案MPl可以是與其他布線16電分離的浮置的金屬圖案。另外，在導體圖案MPl與基準電位用的布線電連接的情況下，導體圖案MPl的電位穩定，因此在容易控制電容性的阻抗的值的方面是優選的。
[0144]圖17所示的變形例的半導體器件PKG4及圖18所示的半導體器件PKG5的構造除上述的不同點以外，與圖5及圖8所示的半導體器件PKGl相同。因此省略重復的說明。
[0145]《變形例4》
[0146]另外，在上述的圖5、圖10、圖13、圖17、圖18中，說明了成為阻抗不連續點的部分PT3設于并行部之間的例子。部分PT3的設置位置中存在各種變形例。例如，如在上述實施方式和變形例I中所述，也可以將部分PT3設于最上層的布線層以外。另外例如，也可以如圖19所示的半導體器件PKG6所具有的布線16SG1及布線16SG2的部分PT3那樣，在將不同的布線層間連接的過孔布線16V的附近設置部分PT3。圖19是作為針對圖5的其他變形例的半導體器件的信號傳輸路徑周邊的放大俯視圖。
[0147]圖19所示的半導體器件PKG6在過孔布線16V的附近設置部分PT3，且不具有圖5所示的部分(并行部)PT2，該方面與圖5所示的半導體器件PKGl不同。但是，圖19所示的部分PT3的形狀與圖5及圖8所示的部分PT3的形狀相同。因此，在圖19所示的實施方式的情況下，在部分PT3處也能夠增加差動信號的傳輸路徑中的電感性的阻抗。
[0148]另外，在圖19所示的例子中，在比接合焊盤14接近過孔布線16V的位置設有部分PT3。布線在接合焊盤14的附近比在過孔布線16V的附近容易密集。因此，在本變形例的情況下，通過在布線密度相對低的區域設置部分PT3而容易調整部分PT3的阻抗值，在該方面是優選的。
[0149]圖19所示的變形例的半導體器件PKG6的構造除上述的不同點以外，與圖5所示的半導體器件PKGl相同。因此省略重復的說明。
[0150]《變形例5》
[0151]另外，在上述的實施方式及各種變形例中，說明了如圖4所示經由導線30將半導體芯片20與布線基板10電連接的實施方式。但是，作為變形例，也能夠適用于通過導線30以外的導電性部件將半導體芯片20與布線基板10電連接的實施方式。圖20是作為針對圖4的變形例的半導體器件的剖視圖。另外，圖21是圖20所示的半導體器件的信號傳輸路徑周邊的放大俯視圖。另外，圖22是圖21所示的信號傳輸路徑的電路圖。另外，圖23是表示圖22所示的各部件的阻抗的值的例子的說明圖。
[0152]圖20?圖23所示的半導體器件PKG7在布線基板10與半導體芯片20的連接方法方面與圖1?圖8所示的半導體器件PKGl不同。詳細地說，如圖20所示，半導體器件PKG7在表面20t與布線基板10的上表面1t相對的狀態下，通過所謂面朝下(face down)安裝方式將半導體芯片20搭載到布線基板10上。
[0153]另外，半導體芯片20的多個焊盤21與布線基板10的多個接合焊盤經由多個凸點電極(導電性部件、突起電極、柱狀電極)31而電連接。凸點電極31是將相對配置的焊盤21與接合焊盤14電連接的導電性部件，例如，在由銅(Cu)或金(Au)等金屬材料形成的突起狀的部件的前端接合有焊錫材料。或者，也可以將凸點電極31由球狀焊錫形成。
[0154]該凸點電極31與圖4所示的導線30相比延伸距離短。因此，如圖23所示在凸點電極31的部分處阻抗小。也就是說，不會形成圖7所示的導線30的部分那樣大的阻抗不連續點。但是，由于半導體芯片20所具有的電路形成為更為微細的布線圖案，所以如圖23所示，在半導體芯片20與凸點電極31的邊界形成有阻抗不連續點。其結果為，如圖22所示，在半導體芯片20與凸點電極31的邊界，產生信號反射，反射信號RTN2朝向焊錫球11行進。
[0155]因此，半導體器件PKG7如圖21所示，在構成差動對的布線16SG1及16SG2的中途，設有相互的分隔距離變大的部分PT3。在本變形例的情況下，接合焊盤14與凸點電極31的連接部處的阻抗之差不像例如圖7所示的接合焊盤14與導線30的連接部分處的阻抗之差那樣大。但是，根據本變形例，假設即使產生反射信號RTN2，通過設置部分PT3，也能夠將該反射信號RTN2再次反射。另外，若將部分PT3設于最上層，則能夠將反射信號RTN2限制在產生反射的部位附近。另外，在本變形例中，在半導體芯片20與凸點電極31的邊界產生的反射信號RTN2的反射量比例如使用圖6說明的在導線30與接合焊盤14的邊界產生的反射信號RTN2的反射量小。因此，半導體器件PKG7所具有的部分PT3的阻抗值也可以比圖5所示的半導體器件PKGl所具有的部分PT3的阻抗值小。該情況下，能夠降低在圖22所示的部分PT2與部分PT3的邊界產生的反射信號RTNl的反射量。
[0156]《變形例6》
[0157]另外，例如，如上所述說明了各種變形例，但能夠將上述說明的各變形例彼此組合而適用。
【主權項】
1.一種半導體器件，其特征在于，包括: 布線基板，其具有第I面、形成在所述第I面上的多個內部端子、與所述第I面為相反側的第2面、形成在所述第2面上且與所述多個內部端子分別電連接的多個外部端子、及將所述多個內部端子與所述多個外部端子分別相連的多根布線； 半導體芯片，其具有多個焊盤，且搭載在所述布線基板的所述第I面上;和 多個導電性部件，其將所述多個焊盤與所述多個內部端子分別電連接， 所述多個焊盤具有第I焊盤和位于與所述第I焊盤相鄰的位置的第2焊盤， 所述多個內部端子具有第I內部端子和第2內部端子，該第I內部端子經由所述多個導電性部件中的第I導電性部件而與所述第I焊盤電連接，該第2內部端子經由所述多個導電性部件中的第2導電性部件而與所述第2焊盤電連接，且位于與所述第I內部端子相鄰的位置， 所述多根布線具有與所述第I內部端子相連的第I布線、和與所述第2內部端子相連的第2布線， 所述第I布線及所述第2布線構成傳輸差動信號的差動對， 在俯視觀察下，所述第I布線及所述第2布線分別具有: 以第I分隔距離相互并行的第I部分； 與所述第I部分設于相同布線層、且以第2分隔距離相互并行的第2部分;和設在所述第I部分與所述第2部分之間、且向相互的分隔距離變得比所述第I分隔距離及所述第2分隔距離大的方向迂回而設置的第3部分。2.如權利要求1所述的半導體器件，其特征在于， 在所述第I布線和所述第2布線中分別流動有極性相反的信號電流。3.如權利要求1所述的半導體器件，其特征在于， 構成差動對的所述第I布線及所述第2布線的形狀為相對于所述第I布線與所述第2布線的中央的第I假想線呈線對稱的形狀。4.如權利要求1所述的半導體器件，其特征在于， 所述第I部分、所述第2部分及所述第3部分與所述多個內部端子形成在相同布線層上。5.如權利要求1所述的半導體器件，其特征在于， 所述第I布線及所述第2布線分別在所述第3部分上朝向相互遠離的方向蜿蜒。6.如權利要求1所述的半導體器件，其特征在于， 所述第I布線及所述第2布線分別具有的所述第3部分還具備:沿相對于所述第I部分交叉的方向延伸的交叉部分、和以與所述第I部分或所述第2部分并行的方式延伸的并行部分。7.如權利要求1所述的半導體器件，其特征在于， 所述第3部分的阻抗小于所述半導體芯片的阻抗。8.如權利要求1所述的半導體器件，其特征在于， 所述第I分隔距離與所述第2分隔距離彼此相等。9.如權利要求1所述的半導體器件，其特征在于， 所述多根布線具有第I基準電位布線和第2基準電位布線，該第I基準電位布線沿所述第I布線設置在與所述第I布線相鄰的位置，向所述半導體芯片供給基準電位，該第2基準電位布線沿所述第2布線設置在與所述第2布線相鄰的位置，向所述半導體芯片供給基準電位，所述第I布線及所述第2布線配置在所述第I基準電位布線及所述第2基準電位布線之間。10.如權利要求1所述的半導體器件，其特征在于， 所述多個導電性部件為導線。11.如權利要求10所述的半導體器件，其特征在于， 所述第3部分的阻抗小于所述導線的阻抗。12.如權利要求1所述的半導體器件，其特征在于， 所述第I布線及所述第2布線分別還具有: 設在所述第I部分與所述第3部分之間、且以第3分隔距離相互并行的第4部分;和設在所述第4部分與所述第I部分之間、且向相互的分隔距離變得比所述第I分隔距離、所述第2分隔距離及所述第3分隔距離大的方向迂回而設置的第5部分。13.如權利要求12所述的半導體器件，其特征在于， 所述第I部分、所述第2部分、所述第3部分、所述第4部分及所述第5部分與所述多個內部端子形成在相同布線層上。14.如權利要求13所述的半導體器件，其特征在于， 所述第I布線及所述第2布線分別具有的所述第3部分及所述第5部分還具備:沿相對于所述第I部分交叉的方向延伸的交叉部分、和以與所述第I部分、所述第2部分或所述第4部分并行的方式延伸的并行部分。15.如權利要求14所述的半導體器件，其特征在于，所述第5部分與所述第3部分相比設在接近所述第I內部端子或所述第2內部端子的位置， 所述第5部分的并行部分的長度大于所述第3部分的并行部分的長度。16.如權利要求9所述的半導體器件，其特征在于， 在所述第I布線及所述第2布線分別具有的所述第3部分之間，形成有與所述第I布線及所述第2布線分離的第I導體圖案。17.一種半導體器件，其特征在于，包括: 布線基板，其具有第I面、形成在所述第I面上的多個內部端子、與所述第I面為相反側的第2面、形成在所述第2面上且與所述多個內部端子分別電連接的多個外部端子、及將所述多個內部端子與所述多個外部端子分別相連的多根布線； 半導體芯片，其具有多個焊盤，且搭載在所述布線基板的所述第I面上;和 多個導電性部件，其將所述多個焊盤與所述多個內部端子分別電連接， 所述多個焊盤具有第I焊盤和位于與所述第I焊盤相鄰的位置的第2焊盤， 所述多個內部端子具有第I內部端子和第2內部端子，該第I內部端子經由所述多個導電性部件中的第I導電性部件而與所述第I焊盤電連接，該第2內部端子經由所述多個導電性部件中的第2導電性部件而與所述第2焊盤電連接，且位于與所述第I內部端子相鄰的位置，所述多根布線具有構成傳輸差動信號的差動對的、與所述第I內部端子相連的第I布線和與所述第2內部端子相連的第2布線， 在俯視觀察下，所述第I布線及所述第2布線分別具有: 以第I分隔距離相互并行的第I部分;和 與所述第I部分設于相同布線層、且向相互的分隔距離變得比所述第I分隔距離大的方向迂回而設置的第2部分， 所述第I布線及所述第2布線分別在所述第2部分上，朝向相互遠離的方向蜿蜒。
【文檔編號】H01L23/48GK105895602SQ201610087876
【公開日】2016年8月24日
【申請日】2016年2月16日
【發明人】平沼和彥, 坂田和之
【申請人】瑞薩電子株式會社