半導體器件制造方法及半導體器件的制作方法

半導體器件制造方法及半導體器件的制作方法
【專利摘要】本發明涉及半導體器件制造方法及半導體器件。為了提高半導體器件的性能，將p型雜質離子注入到在p型半導體襯底上方外延生長的n型半導體膜的一個區域中，并且不將p型雜質離子注入到n型半導體膜的相鄰于其中離子注入p型雜質的區域的區域中。這樣，形成了由其中引入p型雜質的區域構成的p-型漂移層，以及由其中未引入p型雜質的區域構成的n-型半導體區。
【專利說明】半導體器件制造方法及半導體器件
[0001 ]相關申請的交叉參考
[0002]2015年2月16日提出的日本專利申請N0.2015-027266的公開包括說明書、附圖和摘要，通過引用的方式將其作為整體合并于此。
技術領域
[0003]本發明涉及一種半導體器件。尤其是，本發明適用于例如一種包括垂直型金屬絕緣體半導體場效應晶體管(MISFET)的半導體器件。
【背景技術】
[0004]用允許大電流流動的具有高工作電壓的場效應晶體管(FET)或者所謂的功率晶體管代表的功率器件被廣泛地用于信息設備、家用電器、車載設備等的電源，以及用于電機驅動裝置。用于此類應用的功率晶體管要求降低導通電阻。
[0005]溝槽柵型垂直MISFET稱為功率晶體管。溝槽柵型垂直MISFET是在形成在半導體襯底中的凹槽或者溝槽中形成金屬絕緣體半導體(MIS)結構的、其中電流在半導體襯底的厚度方向上流動的器件。此外，有通過使用具有超結結構的溝槽柵型垂直MISFET來減少導通電阻的技術。超結結構是形成在垂直MISFET的漂移層中的結構，其中形成了與漂移層的極性相反的柱狀半導體區。這種結構可以有助于增加源-漏極擊穿電壓。結果，能夠改善在減少導通電阻和提高源-漏極擊穿電壓之間的平衡。
[0006]日本未審專利申請公開(PCT申請的譯本)N0.2013-503491 (專利文獻I)和N0.2013-503492(專利文獻2)，公開了一種在超結溝槽型功率金屬氧化物半導體場效應晶體管中具有類型I摻雜劑的第一和第二柱以及類型2摻雜劑的柱的技術。

【發明內容】

[0007]例如，在包括在諸如電動車輛系統的電子系統中的逆變器中，類似于高側MISFET，可使用η溝道MISFET作為低側MISFET。在這種情況下，為了使高側η溝道MISFET轉變為導通狀態，必須施加高電位作為高側η溝道MISFET的柵極電位。為此，為了使高側η溝道MISFET的柵極電位增加到高于電源電位的電平，必須在逆變器的控制電路中提供電荷栗。結果，使逆變器的控制電路復雜化。
[0008]另一方面，如果使用P溝道MISFET作為高側MISFET，則可以不提供電荷栗。然而，P溝道MISFET的導通電阻高于η溝道MISFET的導通電阻。因此，為了降低P溝道MISFET的導通電阻，優選使用具有超結結構的溝槽柵垂直MISFET。
[0009]然而，在P溝道溝槽柵垂直MISFET中形成超結結構是不容易的，且不能降低導通電阻。結果，降低了包括P溝道MISFET的半導體的性能。為此，難以使用P溝道MISFET作為高側MISFET，并且難以在簡化逆變器的控制電路的同時降低導通電阻。
[0010]從本說明書和附圖的下面的描述，這些和其他目的和優勢將變得明顯。
[0011]根據本發明的一個實施例，提供了一種半導體器件制造方法，其中將P型雜質離子注入到在P型半導體襯底上方外延生長的η型半導體膜的第一區域中，并且不將P型雜質離子注入到η型半導體膜的第二區域中，第二區域相鄰于第一區域。這樣，形成了由其中引入P型雜質的第一區域構成的P型第一半導體區，以及由其中未引入P型雜質的第二區域構成的第二半導體區。
[0012]此外，根據另一實施例，半導體器件具有第一半導體區和第二半導體區。第一半導體區通過將P型雜質的離子注入到在P型半導體襯底上方外延生長的η型半導體膜的第一區域中形成。第二半導體區通過不將P型雜質的離子注入到η型半導體膜的第二區域中形成，第二區域相鄰于第一區域。第一半導體區由其中引入P型雜質的第一區域構成。第二半導體區由其中未引入P型雜質的第二區域構成。
[0013]根據本發明的實施例，能提高半導體器件的性能。
【附圖說明】
[0014]圖1是使用實施例的半導體器件的電子系統的實例的電路框圖；
[0015]圖2是第一比較例的電子系統的電路圖；
[0016]圖3是示意性示出根據該實施例的半導體封裝的實例的頂視圖；
[0017]圖4是示意性示出根據該實施例的半導體封裝的實例的橫截面圖；
[0018]圖5是其中形成該實施例的半導體器件的半導體芯片的平面圖；
[0019]圖6是其中形成該實施例的半導體器件的半導體芯片的平面圖；
[0020]圖7是根據該實施例的半導體器件的主要部分的橫截面圖；
[0021 ]圖8是根據該實施例的半導體器件的主要部分的橫截面圖；
[0022]圖9是示出根據該實施例的半導體器件的部分制造工藝的制造工藝流程圖；
[0023]圖10是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0024]圖11是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0025]圖12是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0026]圖13是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0027]圖14是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0028]圖15是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0029]圖16是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0030]圖17是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0031 ]圖18是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0032]圖19是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0033]圖20是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0034]圖21是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖；
[0035]圖22是根據第二比較例的半導體器件的主要部分的橫截面圖；
[0036]圖23是根據第二比較例的半導體器件的制造工藝的主要部分的橫截面圖；
[0037]圖24是根據第二比較例的半導體器件的制造工藝的主要部分的橫截面圖；
[0038]圖25是根據第三比較例的半導體器件的主要部分的橫截面圖；
[0039]圖26是根據第三比較例的半導體器件的制造工藝的主要部分的橫截面圖；以及
[0040]圖27是根據第三比較例的半導體器件的制造工藝的主要部分的橫截面圖。
【具體實施方式】
[0041]在下面描述的實施例中，為方便起見，在需要時可將本發明的詳細描述分為多個部分或實施例。然而，除非另有說明，這些部分或實施例并不是彼此無關的，并且一個是另一個的變化、細節或其補充說明的全部或部分。
[0042]此外，在下面描述的實施例中，當提到要素等的數量時，(包括件數、數值、數量、范圍等)，要素的數量不限于特定的數字，除非另有說明，或者除原則上該數量明確限制于特定數字的情況以外。也可用大于或小于特定數字的數量。
[0043]此外，在下面描述的實施例中，不必說，部件(包括要素步驟等)不總是必不可少的，除非特別說明，或者除原則上該部件明確是不可缺少的情況以外。同樣，在下面描述的實施例中，當提到部件的形狀、位置關系或其他特征時，包括基本上與該形狀或其它特征密切相關的或相似的那些形狀和特征，除非另有說明，或者除原則上可相信明確不包括它們的情況以外。這同樣適用于上述的數值和范圍。
[0044]下面將參考附圖描述本發明的典型實施例的細節。注意，在用于描述該實施例的所有附圖中，相同或相似的部分用相同的參考數字標示，并將省略其重復的描述。
[0045]此外，在該實施例中所使用的一些附圖中，為了使附圖便于查看，即使它是橫截面圖，也可省略影線。同時，為了使附圖便于查看，在某些情況下即使在平面圖中，也可使用影線。
[0046]此外，在下面描述的實施例中，作為實例，假設半導體器件由垂直型金屬氧化物半導體場效應晶體管(MOSFET)構成，該垂直型金屬氧化物半導體場效應晶體管是一種垂直型MISFET。然而，該半導體器件也可由不同于垂直MOSFET的各種類型的垂直MISFET構成。
[0047]實施例
[0048]在下文中，將參考附圖描述根據實施例的半導體器件。
[0049]在本實施例中，半導體器件由具有超結結構的P溝道溝槽柵垂直MOSFET構成，并將其用在諸如電動車輛系統的電子系統中。因此，首先，將描述其中使用本實施例的半導體器件的電子系統。將給出為何在這種電子系統中優選使用具有超結結構的P溝道溝槽柵垂直MOSFET的原因的描述。
[0050]〈使用半導體器件的電子系統的描述〉
[0051]圖1是使用本實施例的半導體器件的電子系統的實例的電路框圖。圖2是第一比較例的電子系統的電路圖。
[0052]如圖1所示，作為使用本實施例的半導體器件的電子系統的電動車輛系統包括負載，諸如電動機MOT、逆變器INV、電源BAT、控制電路CTCI和控制電路CTC2。在這里，使用三相電動機作為電動機Μ0Τ。三相電動機被配置為，使其由具有不同相位的三相電壓驅動。參考圖5至8將要在下面描述的作為半導體器件的半導體芯片CHPl，或者參考圖3和4將要在下面描述的作為半導體器件的半導體封裝PKG，是逆變器INV的部件。
[0053]在圖1示出的電動車輛系統中，電源BAT通過繼電器RY和轉換器CNV耦合到逆變器INV。因此，電源BAT的DC電壓，S卩，DC電源，被供應到逆變器INV。由于轉換器CNV介于電源BAT和逆變器INV之間，通過轉換器CNV使電源BAT的DC電壓升高或者將電源BAT的DC電壓轉換成適合電動機驅動的DC電壓。然后，將DC電壓供應到逆變器INV。繼電器RY介于電源BAT和轉換器CNV之間，以在電源BAT和轉換器CNV之間的連接和斷開之間進行切換。
[0054]控制電路CTCl包括例如其中安裝了諸如微控制器單元(MCU)的控制半導體芯片的電子控制單元(ECU)。繼電器RY和轉換器CNV可通過控制電路CTCl來控制。
[0055]電動機MOT耦合到逆變器INV。通過逆變器INV，將從電源BAT通過轉換器CNV供應到逆變器INV的DC電壓或DC電力，轉換成AC電壓或AC電力。然后，將AC電壓供應到電動機Μ0Τ。電動機MOT通過由逆變器INV供應的AC電壓或AC電力來驅動。
[0056]在圖1示出的電動車輛系統中，電動機MOT能驅動栗PMP以供應機油或燃料，或使制冷劑循環。
[0057]控制電路CTC2耦合到逆變器INV，使得逆變器INV通過控制電路CTC2來控制。換句話說，DC電壓即DC電力從電源BAT供應到逆變器INV。通過由控制電路CTC2控制的逆變器INV，將DC電壓轉換成AC電壓或AC電力。然后，將AC電壓供應到電動機MOT以驅動電動機Μ0Τ。
[0058]類似于控制電路CTCl，控制電路CTC2也包括例如其中安裝了諸如MCU的控制半導體芯片的ECU ο為了描述方便，示出有其中控制電路CTC2與控制電路CTCl分離提供的實例。然而，控制電路CTC2可與控制電路CTCl 一體形成。
[0059]在圖1示出的實例中，電動機MOT是具有U相PHl、V相PH2和W相PH3的三相電動機。因此，逆變器INV也對應于U相PHl、V相PH2和W相PH3的三個相。對應于三個相，這種逆變器INV具有六個MOSFET 10和六個二極管DI。
[0060]注意，當電動機MOT是兩相電動機時，逆變器INV具有四個MOSFET 10和四個二極管D10
[0061 ]在逆變器INV中，與電動機MOT的輸入電位相比更處于電源電位VCC側的被稱為高側。此外，與電動機MOT的輸入電位相比更處于接地電位GND側的被稱為低側。在圖1示出的實例中，使用三個P溝道MOSFET 11作為高側MOSFET 10，并且使用三個η溝道M0SFET12作為低側M0SFET。然后，在本實施例中，使用包括在半導體芯片CHPl(參見下面描述的圖5)中的MOSFET 11 (參見下面描述的圖5)作為高側P溝道MOSFET 11。
[0062]在圖1示出的實例中，在U相PH1、V相ΡΗ2和W相ΡΗ3的三個相中的每個相中，P溝道MOSFET 11和二極管DI背靠背地耦合在電源電位和電動機MOT的輸入電位之間，即在高側上，其中電源電位通過轉換器CNV從電源BAT供應到逆變器INV。此外，在U相PHl、V相PH2和W相PH3的三個相中的每個相中，η溝道型MOSFET 12和二極管DI背靠背地耦合在電動機MOT的輸入電位和接地電位GND之間，即在低側上。然后，將控制電路CTC2耦合到包括三個P溝道MOSFET 11和三個η溝道型MOSFET 12的六個MOSFET 10中的每一個的柵電極。這樣，六個MOSFET 10中的每個都被控制電路CTC2控制。
[0063]通過使用控制電路CTC2控制流過每個MOSFET10的電流，來驅動電動機并使其旋轉。換句話說，能通過用控制電路CTC2控制每個MOSFET 10的導通/截止來驅動電動機。如上所述，必須導通/截止MOSFET 10來驅動電動機Μ0Τ。然而，電感包括在電動機MOT中。因此，當MOSFET 10截止時，由于包括在電動機中的電感，反向電流會發生在與MOSFET 10的電流流動方向相反的方向上。MOSFET 10沒有使反向電流流動的功能。因此，為了釋放電感中累積的能量，二極管DI被設置為與MOSFET 10背靠背，以使反向電流能向回流動。
[0064]在這里，如圖2的第一比較例所示，類似于低側MOSFET10的情況，考慮使用η溝道MOSFET 12作為高側MOSFET 10的情況。在這種情況下，為了使高側η溝道型MOSFET 12切換到導通狀態，必須施加比漏極電位，即電源電位VCC更高的電位作為高側η溝道M0SFET12的柵極電位。因此，必須在控制電路CTC2內提供電荷栗CH100，以使高側η溝道MOSFET的柵極電位增加到高于電源電位的電平。因此，會使控制電路CTC2復雜化。
[0065]在圖2示出的第一比較例中，電荷栗CH100包括作為DC電源的電源ΒΑΤ100、電阻RESlOl至RES104、二極管DI101和DI102、雙極型晶體管BPTlOl和ΒΡΤ102、電容器CP100和M0SFET112。結果，會使控制電路CTC2復雜化。注意在圖2中，電阻RES105耦合到低側η溝道MOSFET 12的柵極。
[0066]此外，當提供電荷栗CH100時，可能會出現由電荷栗CH100引起的振蕩或噪聲信號。
[0067]注意，為了便于理解，圖2僅示出了U相PHl、V相ΡΗ2和W相ΡΗ3的三個相中的U相PHl的電路圖。
[0068]另一方面，當使用P溝道MOSFET11作為高側MOSFET 10時，不需要提供有如圖2所示的電荷栗CHl 00，并使控制電路CTC2簡化。結果，能防止或降低由電荷栗CH100引起的振蕩或噪聲信號的出現。
[0069]然而，P溝道MOSFET 11的導通電阻高于η溝道MOSFET 12的導通電阻。另一方面，通過使用具有超結結構的溝槽柵型垂直MOSFET作為P溝道MOSFET 11，在保持源-漏極電壓恒定的同時，能降低導通電阻。因此，通過使用本實施例的具有超結結構的P溝道MOSFET 11作為逆變器INV的高側上的MOSFET 11，能簡化逆變器INV的控制電路CTC2，并能降低P溝道MOSFET 11的導通電阻。
[0070]因此，例如，當在電動車輛系統中驅動用來驅動栗PMP的電動機MOT時，優選使用是具有超結結構的溝槽柵型垂直MOSFET的MOSFET 11。
[0071 ]〈半導體封裝結構的描述〉
[0072]接下來描述半導體封裝的配置，其中封裝了作為本實施例的半導體器件的半導體芯片。
[0073]圖3是示意性示出實施例中的半導體封裝的實例的頂視圖。圖4是示意性示出實施例中的半導體封裝的實例的橫截面圖。圖4是沿圖3的線A-A得到的橫截面圖。
[0074]如圖3和4所示，作為半導體器件的半導體封裝PKG包括半導體芯片CHP1、上面安裝有半導體芯片CHPl的頂料板、由導體構成的引線LD、作為接合線的導電布線WA和密封這些部件的密封樹脂MR。
[0075]密封樹脂MR具有上表面MRa、下表面MRb和側表面MRc。密封樹脂MR由諸如熱固性樹脂的樹脂材料構成，并且還可包括填充劑。例如，密封樹脂MR可通過使用包括填充劑的環氧樹脂等形成。由于諸如應力減小需求的原因，除了環氧基樹脂以外，也能使用例如其中添加酚醛固化劑、硅橡膠、填充劑或其他材料的聯苯基熱固性樹脂，作為密封樹脂MR的材料。
[0076]引線LD由導體構成，并優選由諸如銅(Cu)或銅合金的金屬材料構成。半導體封裝PKG具有至少一條引線LD。在圖3和4的情況下，半導體封裝PKG具有兩條引線LD，S卩，引線LDl和 LD2。
[0077]各引線LD的一部分被密封在密封樹脂MR內。引線LD的另一部分從密封樹脂MR的側表面MRc向密封樹脂MR的外部突出，并從密封樹脂MR暴露。從密封樹脂MR暴露的引線LDI的部分充當電耦合到半導體芯片CHPl的柵極墊TOG的外部端子。此外，從密封樹脂MR暴露的引線LD2的部分充當電耦合到半導體芯片CHPl的源極墊PDG的外部端子。
[0078]注意，本發明不限于各引線LD的一部分從密封樹脂MR的側表面MRc突出的結構。也可以是例如四面扁平封裝(QFN)型結構，其中各引線LD幾乎不從密封樹脂MR的側表面MRc突出，并且各引線LD的一部分在密封樹脂MR的下表面MRb暴露。
[0079]同樣，本發明不限于如圖3和4所示的結構，其中引線LD的暴露部分是平的。例如，也可以使相鄰于各引線LD的暴露部分的邊緣的下表面被折疊，以使其基本上位于與密封樹脂MR的下表面MRb相同的平面。
[0080]管芯墊DP的下表面暴露在密封樹脂MR的下表面MRb中。管芯墊DP不暴露在密封樹月旨MR的上表面MRa中。管芯墊DP是其中安裝了半導體芯片CHPl的芯片安裝部件。此外，管芯墊DP的一部分從密封樹脂MR的側表面MRc向密封樹脂MR的外部突出，并從密封樹脂MR暴露。從密封樹脂MR暴露的管芯墊DP的部分充當電耦合到半導體芯片CHPl的漏電極DEl的外部端子。
[0081]管芯墊DP由導體構成，并優選由金屬材料諸如銅(Cu)或銅合金構成。更優選管芯墊DP和引線LDl由相同的材料，即同一金屬材料形成。這使得容易形成半導體封裝PKG。
[0082]半導體芯片CHPl安裝在管芯墊DP的上表面上方。在這里，在半導體芯片CHPl中彼此相反定位的兩個主表面中，將在其中形成源極墊ros和柵極墊TOG的一側的主表面稱為半導體芯片CHPl的表面。此外，將與半導體芯片CHPl的該表面相反的并在其中形成漏電極DEl的一側的主表面稱為半導體芯片CHPl的背面。此時，源極墊PDS和柵極墊PDG形成在半導體芯片CHPl的表面上方，作為背面電極的漏電極DEl形成在半導體芯片CHPl的背面中。
[0083]半導體芯片CHPl以半導體芯片CHPl的表面向上，并且半導體芯片CHPl的背面指向管芯墊DP的上表面的方式安裝在管芯墊DP的上表面上方。換句話說，半導體芯片CHPl以半導體芯片CHPl的漏電極DEl指向管芯墊DP的方式安裝在管芯墊DP的上表面上方。半導體芯片CHPl的背面通過導電接合層BDl接合并固定到管芯墊DP的上表面。這樣，半導體芯片CHPl的漏電極DEl通過導電接合層BDl接合并固定到管芯墊DP，同時，電耦合到管芯墊DP。接合層BDl具有導電性并由諸如銀(Ag)膏的導電膏型接合材料構成，或者由焊料構成。半導體芯片CHPl密封在密封樹脂MR內，并且不會從密封樹脂MR暴露。
[0084]在半導體芯片CHPl工作期間產生的熱量通過管芯墊DP可主要從半導體芯片CHPl的背面釋放到外面。因此，優選將管芯墊DP制造得比安裝在其上的半導體芯片CHPl的面積大。這樣，能提高散熱性能。
[0085]半導體芯片CHPl的柵極墊I3DG通過屬于導電耦合構件的布線WA電耦合到引線LDl。此外，半導體芯片CHPl的源極墊ros通過布線WA電耦合到引線LD2。
[0086]更具體地，布線WA的一個端部耦合到密封在密封樹脂MR內的引線LDI的部分，布線WA的另一個端部耦合到柵極墊TOG。那么，引線LDl和半導體芯片CHPl的柵極墊PDG通過布線WA電耦合在一起。此外，另一布線WA的一個端部耦合到密封在密封樹脂MR內的引線LD2的部分，并且該布線WA的另一個端部耦合到源極墊H)S。那么，引線LD2和半導體芯片CHPl的源極墊ros通過布線WA電耦合在一起。
[0087]布線WA優選由諸如金(Au)線、銅(Cu)線或鋁(Al)線的金屬線構成。該布線WA被密封在密封樹脂MR內并且不會從密封樹脂MR暴露。
[0088]〈半導體器件〉
[0089]接下來，將描述本實施例的半導體器件。如上所述，本實施例的半導體器件包括具有超結結構的P溝道溝槽柵垂直MOSFET。
[0090]圖5和6是其中形成該實施例的半導體器件的半導體芯片的平面圖。圖7和8是該實施例的半導體器件的主要部分的橫截面圖。圖7是沿圖5和6的線B-B得到的橫截面圖。圖8是用圖7中的雙點劃線包圍的區±|^AR3的放大視圖。
[0091]注意，為了便于理解該描述，圖5示出了去除絕緣膜IFl(見圖7)的透視圖，其中源極墊PDS和柵極墊PDG的外圍用雙點劃線示出。此外，為了便于理解該描述，圖6示出了去除層間絕緣膜ILl和絕緣膜IFl(見圖7和8)的透視圖，其中單元區域ARl的外圍和外部柵電極GE3用雙點劃線示出。
[0092]如圖5至8所示，本實施例的半導體器件具有半導體襯底SUB。該半導體襯底SUB具有作為主表面的上表面，以及作為與上表面相反的另一表面的下表面。此外，該半導體襯底SUB具有作為上表面的區域的一部分的單元區域ARl，以及作為上表面的區域的另一部分的柵極布線引線區域AR2。
[0093]該半導體襯底SUB由P+型漏極層I形成。該P+型漏極層I由其中擴散諸如硼酸的P型雜質的硅(Si)構成，并由其導電類型為P型的半導體構成。換句話說，該半導體襯底SUB是P型半導體襯底。P+型漏極層I中的P型雜質的濃度高于下述的P—型漏極層I中的P型雜質的濃度。此外，還可使用不同于硅的各種P型半導體作為P+型漏極層I。
[0094]注意，在本說明書中，短語“半導體的導電類型為P型”是指空穴濃度高于電子濃度并且空穴是主要的電荷載流子，雖然可能只有空穴是電荷載流子或者電子和空穴兩者都是電荷載流子。
[0095]如圖5至8所示，P溝道MOSFET 11形成在單元區域ARl中。該p溝道MOSFET 11由彼此并聯耦合的MOSFET 13構成。每個MOSFET 13是p溝道溝槽柵垂直M0SFET。換句話說，單元區域ARl是其中每個MOSFET 13都是p溝道溝槽柵垂直MOSFET的區域。下面，將描述單元區域ARl中的半導體器件的構造。
[0096]源極布線SWl形成在單元區域ARl中。源極墊PDS是暴露在開口 OPl中的源極布線Sffl的部分，其中開口OPl形成在源極布線上方形成的絕緣膜IFl中。如圖7所示，源極布線SWl通過源電極SEl電耦合到P+型源極層5。例如，源電極SEl和源極布線SWl都由鋁(Al)構成。
[0097]如圖5和6所示，外部柵溝槽TR2以及外部柵電極GE2和GE3形成在柵極布線引線區域AR2中。
[0098]外部柵電極GE2形成為通過外部柵絕緣膜G12(見圖7)填充外部柵溝槽TR2。外部柵電極GE2電耦合到MOSFET 13的柵電極GEl，柵電極GEl形成為填充柵溝槽TRl。外部柵電極GE2由多晶硅膜或其它薄膜材料構成，其中類似于柵電極GEl以高濃度擴散η型雜質，諸如磷(P)或砷(As)。
[0099]外部柵電極GE3電耦合到外部柵電極GE2。柵極墊PDG是暴露在開口 0Ρ2 (見圖5)中的外部柵電極GE3的部分，其中開口0Ρ2形成在外部柵電極GE3上方形成的絕緣膜IFl中。例如，外部柵電極GE3由鋁(Al)構成。
[0100]〈單元區域中的半導體器件的結構〉
[0101]在下文中，將描述根據本實施例的單元區域ARl中的半導體器件的構造。
[0102]如圖7和8所示，本實施例的半導體器件在單元區域ARl中包括ρ—型漂移層2、η—型半導體區3、n型體層4、p+型源極層5、柵溝槽TR1、柵絕緣膜GIl和柵電極GE。？—型漂移層2是ρ型半導體區，n型體層4是η型半導體區，ρ+型源極層5是ρ型半導體區。
[0103]注意，在本說明書中，短語“半導體的導電類型是η型”是指半導體中的電子濃度高于空穴濃度并且電子是主要的電荷載流子，雖然可能只有電子是電荷載流子或者電子和空穴兩者都是電荷載流子。
[0104]此外，根據本實施例的半導體器件包括層間絕緣膜ILl、接觸溝槽CTl、源電極SEl、源極布線SWl和漏電極DEl。
[0105]屬于ρ溝道溝槽柵垂直MOSFET的MOSFET 13由ρ—型漂移層2、η型體層4、ρ+型源極層
5、柵絕緣膜GII和柵電極GEl形成。
[0106]ρ—型漂移層2在單元區域ARl中形成在ρ+型漏極層I上方。換句話說，ρ—型漂移層2在單元區域ARl中形成在由ρ+型漏極層I構成的半導體襯底SUB上方。ρ—型漂移層2是由其中擴散諸如硼(B)的ρ型雜質的硅(Si)構成的ρ型半導體層。ρ—型漂移層2中的ρ型雜質濃度小于ρ+型漏極層I中的P型雜質濃度。注意，可使用不同于硅的各種P型半導體作為P—型漂移層2。
[0107]η—型半導體區3在半導體區域ARl中形成在ρ+型漏極層I上方的相鄰于ρ—型漂移層2的位置。換句話說，η—型半導體區3在半導體區域ARl中形成在由ρ+型漏極層I構成的半導體襯底SUB上方的、相鄰于ρ—型漂移層2的位置。η—型半導體區3由其中擴散諸如磷(P)或砷(As)的η型雜質的硅(Si)構成。η—型半導體區3是其導電類型是不同于ρ型的η型的半導體層。注意，可使用不同于硅的各種η型半導體作為η—型半導體區3。
[0108]ρ—型漂移層2和η—型半導體區3以下述方式形成:其中ρ型雜質被離子注入到在半導體襯底SUB上方外延生長的、η型半導體膜SCF的區域SCFl中，并且ρ型雜質不被離子注入到半導體膜SCF的、相鄰于區域SCFl的區域SCF2中。將η型雜質引入到η型半導體膜SCF中。ρ—型漂移層2由其中引入ρ型雜質的區域SCFl構成。η—型半導體區3由其中引入η型雜質并且未引入P型雜質的區域SCF2構成。
[0109]這樣，能夠容易地將包括ρ—型漂移層2和η—型半導體區3之間的界面的超結結構形成為以便從半導體膜SCF的上表面到達下表面。換句話說，使ρ—型漂移層2與ρ+型漏極層I接觸，并且η—型半導體區3的下表面位于與ρ+型漏極層I的上表面相同的高度位置。那么，使η—型半導體區3與ρ+型漏極層I接觸。
[0110]η型體層4在單元區域ARl中形成在ρ—型漂移層2上方和η—型半導體區3上方。η型體層4由其中擴散諸如磷(P)或砷(As)的η型雜質的硅(Si)構成。換句話說，將η型雜質引入到η型體層4中。注意，可使用不同于硅的各種η型半導體作為η型體層4。
[0111]優選地，η型體層4中的η型雜質濃度大于η—型半導體區3中的η型雜質濃度。這樣，當η型體層4中的η型雜質濃度低于η—型半導體區3中的η型雜質濃度時，能夠減小η—型半導體區3中的η型雜質濃度，并能增加MOSFET 13的擊穿電壓。此外，當η型體層4中的η型雜質濃度低于η—型半導體區3中的η型雜質濃度時，能夠增加η型體層4中的η型雜質濃度。因此，能夠調整MOSFET 13閾值電壓的寬范圍。
[0112]ρ+型源極層5在單元區域ARl中形成在η型體層4上方。換句話說，P+型源極層5通過η型體層4形成在ρ—型漂移層2上方和η—型半導體區3上方。ρ+型源極層5是由其中擴散諸如硼(B)的ρ型雜質的娃(Si)構成的ρ型半導體區。ρ+型源極層5中的ρ型雜質濃度高于ρ—型漂移層2中的ρ型雜質濃度。注意，可使用不同于硅的各種ρ型半導體作為ρ+型源極層5。
[0113]作為凹槽，多個柵溝槽TRl在單元區域ARl中形成在p+型源極層5、n型體層4和ρ—型漂移層2中。每個柵溝槽TRl都穿過位于ρ—型漂移層2上方的ρ+型源極層5的部分，并穿過位于P 一型漂移層2上方的η型體層4的部分。然后，柵溝槽TRl到達ρ—型漂移層2的中間。
[0114]如圖5至8所示，優選將在半導體襯底SUB的上表面中以直角互相交叉的兩個方向定義為X軸方向和Y軸方向。此外，將垂直于半導體襯底SUB的上表面的方向，即垂直方向定義為Z軸方向。此時，優選各個柵溝槽TRl在平面圖中在Y軸方向上延伸并在X軸方向上以彼此間隔的方式布置。此外，P—型漂移層2和η—型半導體區3在Y軸方向上延伸并在X軸方向上交替布置。換句話說，η—型半導體區3是極性與ρ—型漂移層2相反的柱形半導體區。
[0115]注意，在本說明書中，短語“在平面圖中”是指當從垂直于半導體襯底SUB的上表面的方向看時的情況。
[0116]在單元區域ARl中，柵絕緣膜GII形成在柵溝槽TRl的內壁中。例如，柵絕緣膜GII由氧化硅膜或其他薄膜材料構成。
[0117]在圖5至8示出的實例中，柵絕緣膜GIl形成在柵溝槽TRl的內壁中。此外，使η型體層4和ρ+型源極層5與柵絕緣膜GII接觸。
[0118]在單元區域ARl中，在柵絕緣膜GIl上方，形成柵電極GEl以填充柵溝槽。柵電極GEl由其中擴散諸如磷(P)或砷(As)的η型雜質的多晶硅膜構成。
[0119]在單元區域ARl中，形成層間絕緣膜ILl以覆蓋柵電極GEl和ρ+型源極層5。？+型源極層5形成在η型體層4上方，以便形成覆蓋η型體層4的層間絕緣膜IL1。例如，可使用氧化硅膜作為層間絕緣膜ILl。
[0120]作為凹槽的接觸溝槽CTl形成在位于平面圖中的兩個相鄰于柵溝槽TRl之間的層間絕緣膜ILl的部分中，以及ρ+型源極層5中。該接觸溝槽CTl穿過位于平面圖中的兩個相鄰于柵溝槽TRl之間的層間絕緣膜ILl的部分，并穿過ρ+型源極層5。然后，該接觸溝槽CTl到達η型體層4的中間。
[0121]優選地，接觸溝槽CTl穿過位于η—型半導體區3上方的ρ+型源極層5的部分，并到達位于η—型半導體區3上方的η型體層4的部分。這種構造使得形成在接觸溝槽CTl內的源電極SEl能夠布置在兩個相鄰于柵溝槽TRl之間。
[0122]當各個柵溝槽TRl在平面圖中在Y軸方向上延伸并在X軸方向上以彼此間隔的方式布置時，各個接觸溝槽CTl優選在平面圖中在Y軸方向上延伸并在X軸方向上以彼此間隔的方式形成。
[0123]源電極SEl和源極布線SWl形成在接觸溝槽CTl內并且在層間絕緣膜ILl上方。接觸溝槽CTl是形成在接觸溝槽CTl內以便填充接觸溝槽CTl的內部的電極。源極布線SWl是在接觸溝槽CTl外面形成在源電極SEl上方并且在層間絕緣膜ILl上方的電極。源極布線SWl電耦合到源電極SE1。使源電極SEl與位于兩個相鄰的柵溝槽TRl之間的η型體層4的部分，以及P+型源極層5接觸。源極布線SWl電耦合到η型體層4和ρ+型源極層5，其通過源電極SEl構成MOSFET 13。
[0124]作為源電極SEl，能夠使用由例如氮化鈦(TiN)膜或鎢鈦(TiW)膜構成的導電膜。此夕卜，作為源極布線SWl，能夠使用由例如鋁(Al)膜構成的導電膜，或者能夠使用由包含例如硅(Si)或銅(Cu)的鋁膜構成的導電膜。通過使用這種源電極SEl和源極布線SWl，能以低電阻的方式將η型體層4和ρ+型源極層5電耦合到源電極SEl和源極布線SW1。
[0125]漏電極DEI是形成在P+型漏極層I的下表面側的電極。漏電極DEI電耦合到由P+型漏極層I構成的半導體襯底SUB。作為漏電極DEl，能夠使用由例如銀(Ag)基、金(Au)基或其它金屬基合金構成的導電膜。通過使用這種導電膜，能以低電阻的方式將漏電極DEl和ρ+型漏極層I電親合在一起。
[0126]如上所述，屬于ρ溝道溝槽柵垂直MOSFET的MOSFET 13，通過ρ—型漂移層2、n型體層
4、p+型源極層5、柵絕緣膜GIl和柵電極GEl形成。此外，MOSFET 13具有相鄰于ρ—型漂移層2形成的η—型半導體區3，其中超結結構通過ρ—型漂移層2和η—型半導體區3形成。換句話說，根據本實施例的半導體器件是包括具有超結結構的P溝道溝槽柵垂直MOSFET的半導體器件。
[0127]對于屬于具有超結結構的ρ溝道溝槽柵垂直MOSFET的M0SFET13，與不具有超結結構的情況相比，即使增加P—型漂移層2中的P型雜質濃度，也能增加源-漏極擊穿電壓。換句話說，在保持MOSFET 13的擊穿電壓恒定的同時，能降低導通電阻。
[0128]因此，當使用由本實施例的ρ溝道MOSFET 13構成的MOSFET 11作為逆變器INV(見圖1)的高側的MOSFET 1時，能夠簡化逆變器INV (見圖1)的控制電路CTC2并能降低ρ溝道MOSFET 11的導通電阻。換句話說，逆變器INV(見圖1)優選由MOSFET 13形成。
[0129]〈單元區域中的半導體器件的制造方法〉
[0130]接下來描述根據本實施例的單元區域中的半導體器件的制造方法。圖9是示出根據該實施例的半導體器件的部分制造工藝的制造工藝流程圖。圖10至21是根據該實施例的半導體器件的制造工藝的主要部分的橫截面圖。圖10至21對應于圖8的橫截面圖。
[0131 ]首先，如圖10所示，制備半導體襯底SUB(圖9中的步驟SI)。該半導體襯底SUB具有作為一個表面的上表面和作為另一個主表面的下表面。此外，該半導體襯底SUB由ρ+型漏極層I構成。該P+型漏極層I由其中擴散諸如硼(B)的ρ型雜質的硅(Si)構成，并由其導電類型為P型的半導體構成。換句話說，該半導體襯底SUB是ρ型半導體襯底。ρ+型漏極層I中的ρ型雜質的濃度高于下述的P+型漂移層2中的ρ型雜質的濃度。例如，ρ+型漏極層I中的ρ型雜質的濃度可設定為約I X 116至I X 1018cm—3。注意，可使用不同于硅的各種ρ型半導體作為ρ+型漏極層I。
[0132]如參考圖7所述，該半導體襯底SUB具有作為上表面的區域的一部分的單元區域ARl，以及作為上表面的區域的另一部分的柵極布線引線區域AR2。在下面的描述中，將單元區域ARl中的半導體器件的制造方法描述為代表單元區域ARl和柵極布線引線區域AR2。因此，圖10至21是單元區域ARl中的半導體器件的制造工藝的主要部分的橫截面圖。
[0133]接下來，如圖10所示，外延生長η型半導體膜SCF(圖9中的步驟S2)。在步驟S2中，在半導體襯底SUB的上表面的單元區域ARl中，在ρ+型漏極層I上方，即在半導體襯底SUB的上表面上方，外延生長η型半導體膜SCF。
[0134]更具體地，可通過諸如化學氣相沉積(CVD)方法的外延生長技術，形成其中引入諸如磷(P)或砷(As)的η型雜質的η型半導體膜SCF。此外，η型半導體膜SCF中的η型雜質濃度可被設定為例如約5 X 113至5 X 1014cm—3。此外，η型半導體膜SCF的厚度可被設定為例如約40至 300μηι。
[0135]接下來，如圖11所示，形成ρ—型漂移層2和η—型半導體區3(圖9中的步驟S3)。在步驟S3中，ρ型雜質被離子注入到η型半導體膜SCF的區域SCFl中，并且ρ型雜質不被離子注入到η型半導體膜SCF的、相鄰于區域SCFl的區域SCF2中。這樣，形成了由引入ρ型雜質的區域SCFl構成的P—型漂移層2，以及由未引入P型雜質的區域SCF2構成的η—型半導體區3。
[0136]ρ—型漂移層2由引入諸如硼(B)的ρ型雜質的硅(Si)構成，并由其導電類型為ρ型的半導體構成。η—型半導體區3是其導電類型為η型的半導體區，其中引入了諸如磷(P)或砷(As)的η型雜質。
[0137]更具體地，首先在區域SCFl和SCF2上方形成由絕緣膜構成的，例如由氧化硅膜等構成的掩膜MSK。接下來，將光致抗蝕劑的抗蝕劑膜應用在掩膜MSK上方。然后，通過對涂布的抗蝕劑膜曝光和顯影，將抗蝕劑膜位于區域SCFl上方的部分去除，以形成由抗蝕劑膜位于區域SCF2上方的部分構成的抗蝕劑圖案(未示出)。接下來，使用形成的抗蝕劑圖案作為掩膜，通過干蝕刻去除位于區域SCFl上方的掩膜MSK的部分，以形成由掩膜MSK位于區域SCF2上方的部分構成的掩膜圖案MSP。換句話說，用掩膜MSK覆蓋SCF2，并從掩膜MSK暴露區域SCFl ο
[0138]接下來，例如通過離子注入方法，將諸如硼(B)的ρ型雜質離子IMl引入到η型半導體膜SCF的上部部分中。此時，將ρ型雜質離子IMl注入到從掩膜MSK暴露的區域SCFl中，并且不將P型雜質離子頂I注入到區域SCF2中。這樣，形成了由其中引入ρ型雜質的區域SCFl構成的P—型漂移層2。此外，形成了由其中引入η型雜質并且未引入ρ型雜質的區域SCF2構成的η—型半導體區3。注意，雖然在圖11中沒有示出，此后去除覆蓋區域SCF2的掩膜MSK。
[0139]在硼(B)的雜質離子IMl的注入中，該注入可以以兩個階段執行。第一階段的注入條件如下:注入能量為1300keV并且劑量為1.4Χ 113Cnf2。此外，第二階段的注入條件如下:注入能量為750keV且劑量為1.2 X 113Cnf2。
[0140]ρ—型漂移層2中的ρ型雜質濃度低于ρ+型漏極層I中的ρ型雜質濃度，并將被設定為例如約5 X 113至5 X 1014cm—3。此外，η—型半導體區3中的η型雜質濃度約等于η型半導體膜SCF中的η型雜質濃度，并被設定為例如約5 X 113至5 X 114Cnf3。
[0141]此外，在注入諸如硼(B)的ρ型雜質離子頂I時的雜質離子頂I的范圍，也就是，從雜質離子頂I滲入η型半導體膜SCF的點起到雜質離子頂I停止滲入的點止的深度，比在注入諸如磷(P)或砷(As)的η型雜質離子時的雜質離子IMl的范圍深。因此，ρ—型漂移層2的下表面與P+型漏極層I的上表面位于同一高度。那么，使在步驟S3中形成的ρ—型漂移層2與ρ+型漏極層I接觸。另一方面，η—型半導體區3由未引入ρ型雜質的區域SCF2構成，使得η—型半導體區3的下表面與P+型漏極層I的上表面位于同一高度。那么，使η—型半導體區3與ρ+型漏極層I接觸。
[0142]為此，能夠容易地將包括ρ—型漂移層2和η—型半導體區3之間的界面的超結結構形成為以便從半導體膜SCF的上表面到達下表面。換句話說，該超結結構也可以形成在半導體膜SCF的下部部分中，也就是，形成在半導體膜SCF的接觸ρ+型漏極層I的部分中。因此，能夠增加P—型漂移層2和η—型半導體區3之間的界面的面積。
[0143]接下來，如圖12所示，形成柵溝槽TRl(圖9中的步驟S4)。在步驟S4的形成過程中，通過光刻技術并通過蝕刻技術，在單元區域ARl中的ρ—型漂移層2的上表面上方，形成柵溝槽TR1。柵溝槽TRl從ρ—型漂移層2的上表面到達ρ—型漂移層2中間的深度。換句話說，柵溝槽TRl形成為從半導體膜SCF的上表面到達ρ—型漂移層2中間的深度。
[0144]更具體地，首先，在ρ—型漂移層2上方形成例如由氧化硅膜等構成的絕緣膜(未示出)。接下來，將光致抗蝕劑的抗蝕劑膜應用在絕緣膜上方，通過對涂布的抗蝕劑膜曝光和顯影形成抗蝕劑圖案(未示出)。接下來，使用形成的抗蝕劑圖案作為掩膜，通過干蝕刻形成絕緣膜的圖案(未示出)。接下來，使用絕緣膜的圖案作為掩膜，通過干蝕刻形成柵溝槽TR1。
[0145]優選地，各個柵溝槽TRl在平面圖中在Y軸方向上延伸并在X軸方向上以彼此間隔的方式布置。
[0146]接下來，如圖13和14所示，形成柵絕緣膜GIl和柵電極GEl(圖9中的步驟S5)。
[0147]在步驟S5中，如圖13所示，首先形成柵絕緣膜GI1。在形成柵絕緣膜GIl的過程中，將柵絕緣膜GII形成在柵溝槽TRl內的柵溝槽TRl的內壁中。此時，柵絕緣膜GII在柵溝槽TRl外側形成在P—型漂移層2上方和η—型半導體區3上方。
[0148]作為柵絕緣膜GII，例如，通過熱氧化方法，能夠形成由氧化硅(S1)膜構成的柵絕緣膜。可選擇地，作為柵絕緣膜GII，例如，通過使用CVD方法，能夠形成由氮氧化硅(S1N)膜、氮化硅(SiN)膜或者具有比氮化硅膜高的導電性的高導電膜構成的柵絕緣膜。
[0149]在步驟S5中，如圖13和14所示，接下來形成柵電極GEl。在形成柵電極GEl的過程中，在柵絕緣膜GIl上方，形成柵電極GEl以填充柵溝槽TR1。
[0150]首先，在柵溝槽TRl內，例如通過使用CVD方法，在柵絕緣膜GII上方，形成其中引入諸如磷(P)或砷(As)的η型雜質的多晶硅膜的導電膜CF1，以填充柵溝槽TR1。此時，例如通過使用CVD方法，在柵溝槽TRl的外側，經由柵絕緣膜GIl在ρ—型漂移層2上方和η—型半導體區3上方，形成其中引入上述η型雜質的多晶硅膜的導電膜CF1。
[0151]或者，也能在柵溝槽TRl內并在ρ—型漂移層2以及η—型半導體區3上方，形成其中未引入η型雜質的多晶硅膜的導電膜CFl，然后，通過離子注入方法，將上述η型雜質引入到由多晶硅構成的導電膜CFl中。
[0152]在步驟S5中，如圖14所示，接下來通過光刻技術和通過蝕刻技術，執行多晶硅膜的導電膜CFl的圖案化。在圖案化多晶硅膜的導電膜CFl的過程中，例如通過干蝕刻，去除經由柵絕緣膜GIl形成在ρ—型漂移層2和η—型半導體區3上方的導電膜CFl，以使導電膜CFl僅留在柵溝槽TRl內。這樣，能夠形成導電膜CFl的柵電極GEl以填充柵溝槽TRl。
[0153]注意，在圖14示出的實例中，還將柵絕緣膜GIl形成在ρ—型漂移層2上方和η—型半導體區3上方的部分與多晶硅膜的導電膜CFl —起去除。
[0154]接下來，如圖15所示，形成η型體層4(圖9中的步驟S6)。在步驟S6中，例如，通過使用離子注入方法，將諸如磷(P)或砷(As)的η型雜質注入到ρ—型漂移層2的上部部分中和η—型半導體區3的上部部分中。這樣，將η型雜質引入到ρ—型漂移層2的上部部分中和η—型半導體區3的上部部分中，以形成接觸柵絕緣膜GIl的η型體層4。
[0155]如上所述，優選地，在步驟S6中形成的η型體層4中的η型雜質濃度高于在步驟S3中形成的η—型半導體區3中的η型雜質濃度。例如，可將η型體層4中的η型雜質濃度設定為約5父1015至1\1018011—3。
[0156]此外，優選地，形成使η型體層4的下表面高于柵溝槽TRl的底表面的η型體層4。這樣，形成穿過η型體層4到達ρ—型漂移層2的中間的柵溝槽TRl。這種結構能夠使η型體層4被布置為，作為溝道區的η型體層4的下邊緣通過柵絕緣膜GIl相鄰于柵電極GE1。
[0157]接下來，如圖16所示，形成ρ+型源極層5(圖9中的步驟S7)。在步驟S7中，例如，通過使用離子注入方法，將諸如硼(B)的ρ型雜質引入到η型體層4的上部部分上方。這樣，在η型體層4的上部部分上方，形成接觸柵絕緣膜GIl的ρ+型源極層5。例如，可將ρ+型源極層5中的ρ型雜質濃度設定為P型雜質約I X 118至5 X 12t3Cnf3。
[0158]此時，通過ρ—型漂移層2、n型體層4、p+型源極層5、柵絕緣膜GIl和柵電極GEl，形成了屬于P溝道溝槽柵垂直MOSFET的M0SFET13。此外，該MOSFET 13具有相鄰于ρ—型漂移層2形成的η—型半導體區3。然后，通過ρ—型漂移層2和η—型半導體區3形成超結結構。換句話說，根據本實施例的半導體器件的制造方法是包括具有超結結構的P溝道溝槽柵垂直MOSFET的半導體器件的制造方法。
[0159]通過具有超結結構的MOSFET13，與不具有超結結構的情況相比，即使增加ρ—型漂移層2中的ρ型雜質濃度，也能增加源-漏極擊穿電壓。換句話說，在保持MOSFET 13的擊穿電壓恒定的同時，能降低導通電阻。因此，當使用根據本實施例的半導體器件作為逆變器的高側上的MOSFET時，如參考圖1和2所述，能夠簡化逆變器INV (見圖1)的控制電路CTC2 (見圖1)并能降低P溝道MOSFET的導通電阻。換句話說，優選逆變器INV(見圖1)由MOSFET 13形成。
[0160]注意，也能在形成柵溝槽TRl之前，形成η型體層4和P+型源極層5，并且柵溝槽TRl被形成為穿過P+型源極層5和η型體層4以到達P—型漂移層2的中間的深度。同樣在這種情況下，柵溝槽TRl形成為從半導體膜SCF的上表面到達ρ—型漂移層2的中間的深度。
[0161]此外，使η型體層4和ρ+型源極層5與柵絕緣膜GIl接觸。這種構造使η型體層4能夠被布置為，使得作為溝道區的η型體層4的上邊緣通過柵絕緣膜GIl相鄰于柵電極GE1。
[0162]接下來，如圖17和18所示，形成層間絕緣膜ILI (圖9中的步驟S8)。
[0163]在步驟S8中，如圖17所示，例如，通過使用CVD方法，首先在ρ+型源極層5以及柵電極GEl上方形成例如由氧化硅膜構成的絕緣膜ILl I。
[0164]在步驟S8中，如圖18所示，例如，通過使用CVD方法，接下來在絕緣膜ILlI上方形成例如由硼磷硅玻璃(BPSG)構成的絕緣膜IL12。這樣，在P+型源極層5上方形成由絕緣膜ILl I和IL12構成的層間絕緣膜IL1。
[0165]接下來，如圖19所示，形成接觸溝槽CTl (圖9中的步驟S9)。在步驟S9中，通過光刻技術和通過蝕刻技術，接觸溝槽CTl形成為穿過層間絕緣膜ILl和P+型源極層5以到達η型體層4的中間的凹槽。
[0166]更具體地，首先將光致抗蝕劑的抗蝕劑膜涂布在層間絕緣膜ILl上方，以通過對涂布的抗蝕劑圖案曝光和顯影形成抗蝕劑圖案(未示出)。接下來，用形成抗蝕劑圖案作為掩膜，通過干蝕刻形成穿過層間絕緣膜ILl和ρ+型源極層5到達η型體層4的中間的接觸溝槽CTl。
[0167]優選地，各個接觸溝槽CTl在平面圖中在Y軸方向上延伸并在X軸方向上以彼此間隔的方式布置。
[0168]此外，優選地，形成穿過ρ+型源極層5位于η—型半導體區3上方的部分，以便到達η型體層4位于η—型半導體區3上方的部分的接觸溝槽CTl。
[0169]注意，在形成η型體層4之后并且在形成ρ+型源極層5之前，可以形成從η型體層4的上表面到達η型體層4的中間的開口。然后，可以通過使用離子注入方法，通過將諸如硼(B)的P型雜質引入到在平面圖中位于開口和柵溝槽TRl之間的部分的η型體層4的上部部分中，形成P+型源極層5。
[0170]接下來，如圖20和21所示，形成源電極SEl和源極布線SWl(圖9中的步驟S10)。
[0171 ]在步驟SI O中，如圖20所示，首先在接觸溝槽CTI中形成導電膜6，以填充接觸溝槽CTl的內部。此時，在接觸溝槽CTl外側的層間絕緣膜ILl上方，形成導電膜6 O作為導電膜6，例如，通過使用濺射法或者氣相沉積法，可以形成例如由氮化鈦(TiN)膜或鈦鎢(TiW)膜構成的導電膜。導電膜6是具有所謂的阻隔特性的、防止鋁(Al)擴散到硅(Si)中的導電膜，鋁(Al)是形成在導電膜6上方的導電膜7的材料。
[0172]在步驟SlO中，如圖21所示，接下來通過蝕刻技術或者化學機械拋光(CMP)方法，去除形成在接觸溝槽CTl的外部的導電膜6部分。這樣，形成了嵌入在接觸溝槽CTl中的半導體膜6的源電極SEl，以使其與η型體層4和ρ+型源極層5接觸。換句話說，形成源電極SEl以填充接觸溝槽CTl。
[0173]在步驟SlO中，如圖21所示，接下來在嵌入接觸溝槽CTl中的半導體膜6上方和在層間絕緣膜ILl上方，形成導電膜7。例如，通過使用濺射法或氣相沉積法，可形成例如由鋁(Al)膜構成的導電膜或由包含例如硅(Si)或銅(Cu)的鋁膜構成的導電膜作為導電膜7。
[0174]接下來，通過光刻技術和通過蝕刻技術，執行導電膜7的圖案化。這樣，形成了由導電膜7構成的源極布線SWl。
[0175]接下來，如圖8所示，形成漏電極DEl (圖9中的步驟SI I)。在步驟S11中，例如，通過使用濺射法或氣相沉積法，形成例如由銀(Ag)基、金(Au)基或其它金屬基合金構成的導電膜作為漏電極DEl。將漏電極DEl電耦合到半導體襯底SUB。
[0176]此外，在形成源極布線SWl之后，如圖7所示，形成絕緣膜IFl以覆蓋源極布線SWl。然后，通過使用光刻技術和通過蝕刻技術，去除源極布線SWl的變成源極墊的部分上方的絕緣膜IFl。這樣，如圖7和8所示，形成了包括P溝道溝槽柵垂直MOSFET的半導體器件。
[0177]〈在半導體膜的下部部分中的超結結構的描述〉
[0178]接下來，將通過比較第二比較例的半導體器件的制造方法，描述在半導體膜的下部部分中的超結結構。圖22是第二比較例的半導體器件的主要部分的橫截面圖。圖23和24是第二比較例的半導體器件的制造工藝的主要部分的橫截面圖。
[0179]如圖22所示，在第二比較例的半導體器件中，作為ρ溝道型垂直MOSFET的MOSFET13由ρ—型漂移層2、n型體層4、p+型源極層5、柵絕緣膜GIl和柵電極GEl形成。此外，該MOSFET13具有相鄰于ρ—型漂移層2形成的η—型半導體區103。那么，超結結構由ρ—型漂移層2和η—型半導體區103形成。換句話說，類似于該實例，第二比較例的半導體器件也是包括ρ溝道溝槽柵垂直MOSFET的半導體器件。
[0180]另一方面，第二比較例的半導體器件不同于該實施例的半導體器件，因為η—型半導體區103的下表面位于ρ+型漏極層I的上表面上方，使得η—型半導體區103不與ρ+型漏極層I接觸。那么，P—型漂移層2介于η—型半導體區103的下表面和ρ+型漏極層I的上表面之間。這是因為第二比較例的半導體器件的制造方法不同于該實施例的半導體器件的制造方法，下面將描述它。
[0181]在第二比較例的半導體器件的制造工藝中，通過執行與該實施例的半導體器件的制造工藝的步驟SI相同的過程，來制備由ρ+型漏極層I構成的半導體襯底SUB。然后，如圖23所示，在P+型漏極層I上方外延生長P型半導體膜SCF100。更具體地，例如，通過使用CVD方法，在P+型漏極層I上方外延生長其中引入諸如硼(B)的ρ型雜質的ρ型半導體層SCF100。
[0182]接下來，例如，通過使用離子注入方法，將諸如磷(P)或砷(As)的η型雜質離子頂101引入到ρ型半導體膜SCF100的上部部分中。此時，η型雜質不被離子注入到被掩膜MSK覆蓋的P型半導體膜SCFlOO區域的區域SCFlOl中。另一方面，將η型雜質離子頂101注入到P型半導體膜SCF100的區域的區域SCF102中，區域SCF102相鄰于區域SCFlOl并從掩膜MSK暴露。這樣，形成有由其中引入P型雜質并且未引入η型雜質的區域SCFlOl構成的ρ—型漂移層
2。然后，形成有由其中引入η型雜質的區域SCF102構成的η—型半導體區103。注意，下面的制造工藝可以與該實施例的半導體器件的制造工藝的步驟S4至Sll相同。
[0183]換句話說，在第二比較例的半導體器件中，ρ—型漂移層2和η—型半導體區103以下述方式形成，其中η型雜質不被離子注入到ρ型半導體膜SCF100的區域SCFlOl中，并且ρ型雜質被離子注入到半導體膜SCF100的、相鄰于區域SCFlOl的區域SCF102中。將ρ型雜質引入到ρ型半導體膜SCF100中。ρ—型漂移層2由其中引入ρ型雜質并且未引入η型雜質的區域SCFlOl構成。那么，η—型半導體區103由其中引入η型雜質的區域SCF102構成。
[0184]然而，在注入諸如磷(P)或砷(As)的η型雜質離子IMlOl時的雜質離子IMlOl的區域，也就是，從雜質離子MlOl滲入η型半導體膜SCF的點起到雜質離子IMlOl停止滲入的點止的深度，比注入諸如硼(B)的ρ型雜質離子時的雜質離子的范圍淺。因此，η—型半導體區103的下表面位于ρ+型漏極層I的上表面上方，并且η—型半導體區103不與ρ+型漏極層I接觸。那么，由其中未引入η型雜質的區域SCF102構成的ρ—型漂移層102介于η—型半導體區103的下表面和P+型漏極層I的上表面之間。注意，P—型漂移層2由其中未引入η型雜質的區域SCFlOl構成，使得P—型漂移層2的下表面與ρ+型漏極層I的上表面位于同一高度，并且使ρ—型漂移層2與ρ+型漏極層I接觸。
[0185]因此，難以將由ρ—型漂移層2和η—型半導體區103之間的界面構成的超結結構形成為從半導體SCF100的上表面到達下表面。換句話說，不能在半導體膜SCF100的下部部分中形成超結結構，以致不能增加P—型漂移層2和η—型半導體區103之間的界面的面積。
[0186]在第二比較例的這種半導體器件中，在保持ρ溝道型垂直MOSFET的擊穿電壓恒定的同時，難以充分降低導通電阻。結果，降低了半導體器件的性能。換句話說，由于不易在P溝道溝槽柵直MOSFET中形成超結結構，所以不能在保持擊穿電壓恒定的同時，充分降低導通電阻。結果，降低了半導體器件的性能。
[0187]〈用于執行外延生長的過程的步驟數的描述〉
[0188]接下來，通過比較第三比較例的半導體器件的制造方法，將描述執行外延生長的過程的步驟數。圖25是第三比較例的半導體器件的主要部分的橫截面圖。圖26和27是第三比較例的半導體器件的制造工藝的主要部分的橫截面圖。
[0189]如圖25所示，作為ρ溝道型垂直MOSFET的MOSFET 213，通過ρ—型漂移層202、η型體層4、ρ+型源極層5、柵絕緣膜GIl和柵電極GEl形成。此外，該MOSFET 213具有經由側壁SS201相鄰于P—型漂移層202的η—型半導體區203，其中超結結構由ρ—型漂移層202和η—型半導體區203形成。換句話說，類似于實施例，第三比較例的半導體器件也是包括有超結結構的ρ溝道溝槽柵垂直MOSFET的半導體器件。
[0190]在第三比較例的半導體器件的制造工藝中，通過執行與該實施例的半導體器件的制造工藝的步驟SI和S2相同的過程，外延生長η型半導體膜SCF。然后，如圖26所示，在η型半導體膜SCF上方形成由氧化硅膜構成的絕緣膜IF210。接下來，如圖26所示，通過使用光刻技術并且通過蝕刻技術，形成由柱形的η型半導體膜SCF構成的η—型半導體區203，以及由η一型半導體區203上方的絕緣膜IF210構成的帽CA211。
[0191]接下來，在由p+型漏極層I構成的半導體襯底SUB上方，形成絕緣膜IF200以覆蓋η—型半導體區203和帽CA211。然后，如圖26所示，通過各向異性蝕刻，形成由絕緣膜IF200的在η—型半導體區203的側表面上方的部分構成的側壁SS201。此時，將ρ+型漏極層I的位于相鄰于兩個η—型半導體區203之間的部分上表面被暴露。
[0192]接下來，如圖27所示，在ρ+型漏極層I上方外延生長ρ型半導體膜SCF200，以覆蓋η—型半導體區203、側壁SS201和帽CA21Up型半導體膜SCF200是將要在下面的步驟中成為ρ—型漂移層202的半導體膜。這樣，可以得到類似于參考圖11描述的結構的結構。注意，下面的制造工藝可以與該實施例的半導體器件的制造工藝相同。
[0193]如上所述，在第三比較例的半導體器件的制造工藝中，用于執行半導體的外延生長的步驟數是二。因此，增加了半導體器件的制造工藝的步驟數。結果，可能會增加制造成本。
[0194]此外，在第三比較例的半導體器件的制造工藝中，為了形成ρ—型漂移層202和η一型半導體區203，必須執行形成絕緣膜IF200和執行各向異性蝕刻的步驟。半導體器件的制造工藝的步驟數的增加，可能會導致制造成本的增加。此外，在第三比較例中，在由絕緣膜IF200構成的側壁SS201中可能會產生缺陷，使得通過產生的缺陷使漏電流能容易地流過側壁SS201。結果，可能會降低擊穿電壓。
[0195]〈本實施例的主要特征和效果〉
[0196]同時，在本實施例的半導體器件中，ρ—型漂移層2和η—型半導體區3以下述方式形成，其中P型雜質被離子注入到在半導體襯底SUB上方外延生長的、η型半導體膜SCF的區域SCFl中，并且ρ型雜質不被離子注入到相鄰于區域SCFl的區域SCF2中。ρ—型漂移層2由其中弓丨入P型雜質的區域SCFl構成。那么，η—型半導體區3由其中未引入ρ型雜質的區域SCF2構成。
[0197]換句話說，在根據本實施例的半導體器件的制造方法中，ρ型雜質被離子注入到在P型半導體襯底SUB上方外延生長的、η型半導體膜SCF的區域SCFl中，并且ρ型雜質不被離子注入到區域SCF2中，區域SCF2是η型半導體膜SCF的區域并相鄰于區域SCF1。這樣，形成了由其中引入P型雜質的區域SCFl構成的ρ—型漂移層2，以及由其中未引入ρ型雜質的區域SCF2構成的η—型半導體區3。
[0198]在注入諸如硼(B)的ρ型雜質離子IMl時的雜質離子IMl的范圍，也就是，從雜質離子頂I滲入η型半導體膜SCF的點起到雜質離子頂I停止滲入的點止的深度，比在注入諸如磷(P)或砷(As)的η型雜質離子IMlOl (見圖24)時的雜質離子頂101的范圍深。因此，ρ—型漂移層2的下表面與ρ+型漏極層I的上表面位于同一高度。那么，使ρ—型漂移層2與ρ+型漏極層I接觸。另一方面，η—型半導體區3由其中未引入ρ型雜質的區域SCF2構成，使得η—型半導體區3的下表面與P+型漏極層I的上表面位于同一高度。那么，使η—型半導體區3與ρ+型漏極層I接觸。
[0199]因此，能夠容易地形成由ρ—型漂移層2和η—型半導體區3之間的界面構成的超結結構，以便從半導體膜SCF的上表面到達下表面。換句話說，也可以在半導體膜SCF的下部部分中，也就是，在半導體膜SCF的接觸ρ+型漏極層I的部分中，形成超結結構。結果，能夠增加ρ—型漂移層2和η—型半導體區3之間的界面的面積。
[0200]與第二比較例的半導體器件相比，在具有這種超結結構的本實施例的半導體器件中，能在保持P溝道型垂直MOSFET的擊穿電壓恒定的同時，充分降低導通電阻，并能提高半導體器件的性能。例如，與使用第二比較例的半導體器件相比，使用本實施例的半導體器件作為逆變器高側MOSFET，能夠簡化逆變器的控制電路并能降低ρ溝道MOSFET的導通電阻。
[0201]此外，在本實施例的半導體器件的制造工藝中，用于執行半導體膜的外延生長的步驟數是一。因此，與第三比較例的半導體器件的制造工藝相比，在本實施例的半導體器件的制造工藝中，能夠減少半導體器件的制造工藝的步驟數，并能降低制造成本。
[0202]另外，在本實施例的半導體器件的制造工藝中，為了形成ρ—型漂移層2和η—型半導體區3，可以不必執行形成絕緣膜IF200(見圖26)和執行各向異性蝕刻的步驟。同樣在這一點上，在本實施例的制造工藝中，與第三比較例的半導體器件的制造工藝相比，能夠減少步驟數并能降低制造成本。此外，與第三比較例相比，在本實施例中，能夠防止或降低由在側壁SS201(見圖26)中產生的缺陷引起的擊穿電壓的降低。
[Ο2。3]當在ρ +型漏極層I上方外延生長η型半導體膜SCF時，與外延生長ρ型半導體膜SCFlOO(見圖24)的情況相比，由ρ+型漏極層I內的諸如硼構成的ρ型雜質，在外延生長之后的熱處理等時，很可能會擴散到η型半導體膜SCF中。為此，當通過外延生長在ρ+型漏極層I上方形成η型半導體膜SCF時，為了防止或減少ρ型雜質從ρ+型漏極層I擴散到η型半導體膜SCF中，將極大地限制外延生長之后的處理條件，諸如熱處理的條件。因此，鑒于極大地限制處理條件的事實，難以通過外延生長在P+型漏極層I上方形成η型半導體膜SCF，使得在形成的η型半導體膜SCF留在上面的情況下，將ρ+型漏極層I用作MOSFET的一部分。
[0204]另一方面，在本實施例中，通過將ρ型雜質引入到作為η型半導體膜SCF的主要部分的區域SCFl中，來形成由其中其中引入ρ型雜質的區域SCFl構成的ρ—型漂移層2。因此，作為η型半導體膜SCF的主要部分的區域SCFl不被遺留為η型半導體膜SCF。
[0205]此外，在本實施例中，形成有由η型半導體膜SCF的剩余區域SCF2構成的η—型半導體區3。然而，即使少量的ρ型雜質從ρ+型漏極層I擴散到η—型半導體區3中，也不會顯著影響形成在P—型漂移層2和η—型半導體區3之間的界面中的超結結構。
[0206]換句話說，本發明人首次發現，通過以在留下作為不同于η型半導體膜SCF的主要部分的部分的區域SCF2的情況下形成η—型半導體區3的方式，利用在過去難以實現的、在ρ+型漏極層I上方外延生長η型半導體膜SCF，能形成良好的超結結構。
[0207]注意，在第三比較例的半導體器件的制造工藝中，如參考圖27所述，當以下列步驟外延生長將要成為P—型漂移層202的、ρ型半導體膜SCF200時，ρ型雜質可能會從ρ+型漏極層I擴散到η型半導體膜SCF中。為此，將極大限制外延生長ρ型半導體膜SCF200的處理條件。結果，難以外延生長高質量的P型半導體膜SCF200。
[0208]基于實施例已經具體地描述了本發明人制造的本發明。然而，不用說，本發明不限于上述實施例，且在本發明的范圍內可以制造各種變更和修改。
【主權項】
1.一種半導體器件制造方法，包括以下步驟: (a)制備P型半導體襯底； (b)在所述半導體襯底上方外延生長η型半導體膜； (c)將P型第一雜質的離子注入到所述半導體膜的第一區域中，并且不將所述第一雜質的離子注入到所述半導體膜的第二區域中，以形成由被引入所述第一雜質的所述第一區域構成的P型第一半導體區以及由未被引入所述第一雜質的所述第二區域構成的η型第二半導體區，所述第二區域與所述第一區域相鄰； (d)形成從所述半導體膜的上表面到達所述第一半導體區的中間的第一凹槽； (e)在所述第一凹槽的內壁中形成柵絕緣膜； (f)在所述柵絕緣膜上方形成柵電極以便填充所述第一凹槽； (g)在所述第一半導體區的上部部分以及所述第二半導體區的上部部分中形成η型第三半導體區； (h)在所述第三半導體區的上部部分中形成P型第四半導體區； (i)形成接觸所述第三半導體區和所述第四半導體區的源電極;和 (j)形成電耦合到所述半導體襯底的漏電極， 其中，由所述第一半導體區、所述第三半導體區、所述第四半導體區、所述柵絕緣膜和所述柵電極形成晶體管。2.根據權利要求1所述的半導體器件制造方法， 其中，使在(c)步驟中形成的所述第一半導體區與所述半導體襯底接觸。3.根據權利要求1所述的半導體器件制造方法， 其中，在(b)步驟中外延生長被引入η型第二雜質的所述半導體膜， 其中，在(c)步驟中形成由被引入所述第二雜質并且未被引入所述第一雜質的所述第二區域構成的所述η型第二半導體區， 其中，在(g)步驟中通過將η型第三雜質的離子注入到所述第一半導體區的上部部分中和所述第二半導體區的上部部分中來形成所述第三半導體區，并且 其中，在(g)步驟中形成的所述第三半導體區中的所述第三雜質的濃度高于在(c)步驟中形成的所述第二半導體區中的所述第二雜質的濃度。4.根據權利要求1所述的半導體器件制造方法， 其中，(c)步驟包括以下步驟: (Cl)通過掩膜來覆蓋所述第二區域并且從所述掩膜暴露所述第一區域； (c2)通過將所述第一雜質的離子注入到從所述掩膜暴露的所述第一區域中，并且通過不將所述第一雜質的離子注入到被所述掩膜覆蓋的所述第二區域中，來形成所述第一半導體區和所述第二半導體區；和 (c3)在(c2)步驟之后去除覆蓋所述第二區域的所述掩膜。5.根據權利要求1所述的半導體器件制造方法， 其中，(i)步驟包括以下步驟: (11)形成穿過所述第四半導體區并且到達所述第三半導體區的第二凹槽;和 (12)形成所述源電極以便填充所述第二凹槽。6.根據權利要求1所述的半導體器件制造方法， 其中，在(b)步驟中，所述半導體膜被外延生長在所述半導體襯底的第一主表面上方，其中，在(j)步驟中，所述漏電極被形成在所述半導體襯底的與所述第一主表面相反的第二主表面上方。7.根據權利要求5所述的半導體器件制造方法， 其中，在(il)步驟中，所述第二凹槽被形成為穿過所述第四半導體區并且到達所述第三半導體區的位于所述第二半導體區上方的部分。8.根據權利要求1所述的半導體器件制造方法， 其中，由所述晶體管來形成逆變器。9.根據權利要求1所述的半導體器件制造方法， 其中，所述第三半導體區的下表面比所述第一凹槽的底部高。10.根據權利要求1所述的半導體器件制造方法， 其中，使所述第三半導體區和所述第四半導體區與所述柵絕緣膜接觸。11.一種半導體器件，包括: P型半導體襯底； P型第一半導體區，所述第一半導體區形成在所述半導體襯底上方；η型第二半導體區，所述第二半導體區與所述第一半導體區相鄰地形成在所述半導體襯底上方； η型第三半導體區，所述第三半導體區形成在所述第一半導體區上方和所述第二半導體區上方； P型第四半導體區，所述第四半導體區形成在所述第三半導體區上方； 第一凹槽，所述第一凹槽在穿過所述第四半導體區并且穿過所述第三半導體區之后到達所述第一半導體區； 柵絕緣膜，所述柵絕緣膜形成在所述第一凹槽的內壁中； 柵電極，所述柵電極形成在所述柵絕緣膜上方以便填充所述第一凹槽； 源電極，所述源電極接觸所述第三半導體區和所述第四半導體區；和 漏電極，所述漏電極電耦合到所述半導體襯底； 其中，由所述第一半導體區、所述第三半導體區、所述第四半導體區、所述柵絕緣膜和所述柵電極形成晶體管， 其中，通過將P型第一雜質的離子注入到在所述半導體襯底上方外延生長的η型半導體膜的第一區域中，并且通過不將所述第一雜質的離子注入到所述半導體膜的第二區域中，來形成所述第一半導體區和所述第二半導體區，所述第二區域與所述第一區域相鄰， 其中，所述第一半導體區由被引入所述第一雜質的所述第一區域構成，并且 其中，所述第二半導體區由未被引入所述第一雜質的所述第二區域構成。12.根據權利要求11所述的半導體器件， 其中，使所述第一半導體區與所述半導體襯底接觸。13.根據權利要求11所述的半導體器件， 其中，將η型第二雜質引入到所述半導體膜中， 其中，所述第二半導體區由被引入所述第二雜質并且未被引入所述第一雜質的所述第二區域構成， 其中，將η型第三雜質引入到所述第三半導體區中，并且 其中，所述第三半導體區中的所述第三雜質的濃度高于所述第二半導體區中的所述第二雜質的濃度。14.根據權利要求11所述的半導體器件， 其中，由所述晶體管來形成逆變器。
【文檔編號】H01L29/06GK105895529SQ201610082172
【公開日】2016年8月24日
【申請日】2016年2月5日
【發明人】大谷欣也, 西村康弘
【申請人】瑞薩電子株式會社