絕緣柵型半導體裝置的制造方法及絕緣柵型半導體裝置的制造方法

絕緣柵型半導體裝置的制造方法及絕緣柵型半導體裝置的制造方法
【專利摘要】使絕緣柵型半導體裝置高耐壓化。一種制造在表面電極和背面電極之間進行開關的絕緣柵型半導體裝置的方法，具有：向柵極溝槽的底面注入第一第二導電型雜質并使注入的第一第二導電型雜質擴散的工序、以及向外周溝槽的底面注入第二第二導電型雜質并使注入的第二第二導電型雜質擴散的工序。
【專利說明】絕緣柵型半導體裝置的制造方法及絕緣柵型半導體裝置
[0001 ](關聯申請的相互參照)
[0002]本申請是2013年12月26日申請的日本專利申請特愿2013-269264的關聯申請，且要求基于該日本專利申請的優先權，并援引該日本專利申請中記載的全部的內容作為構成本說明書的內容。
技術領域
[0003]本說明書所公開的技術涉及一種絕緣柵型半導體裝置。
【背景技術】
[0004]在日本專利公開2008-135522號公報(以下，稱為專利文獻I)中，公開了一種絕緣柵型半導體裝置，其具有形成有MOS結構的元件區以及該區周圍的外周區。在元件區內形成有多個柵極溝槽，并在柵極溝槽內形成有柵極絕緣膜及柵電極。在露出于柵極溝槽的底面的范圍內，形成有P型的底面圍繞區(以下，稱為元件部底面圍繞區)。在外周區內，以包圍元件區的方式而形成有多條溝槽，并在各溝槽內填充有絕緣層。在于外周區的各溝槽的底面上露出的范圍內，形成有P型的底面圍繞區(以下，稱為外周部底面圍繞區)ο當MOSFET關閉時，在元件區內，耗盡層從元件部底面圍繞區向漂移區內延展。由此，促進元件區內的漂移區的耗盡化。此外，在外周區內，耗盡層從外周部底面圍繞區向漂移區內延展。由此，促進外周區內的漂移區的耗盡化。因此，使絕緣柵型半導體裝置的耐壓提高。

【發明內容】

[0005]發明所要解決的課題
[0006]在專利文獻I的絕緣柵型半導體裝置中，在元件區內，耗盡層大致同時從各元件部底面圍繞區延展。因此，由于被夾在兩個元件部底面圍繞區之間的部分的漂移區從兩側起進行耗盡化，因而容易被耗盡化。與此相對，在外周區內，當從元件區延展的耗盡層到達外周區內的起始的外周部底面圍繞區(與元件區最接近的外周部底面圍繞區)時，耗盡層從起始的外周部底面圍繞區朝向第二個外周部底面圍繞區(從元件區向第二個外周部底面圍繞區)延伸。在耗盡層到達第二個外周部底面圍繞區時，耗盡層從第二個外周部底面圍繞區朝向第三個外周部底面圍繞區延伸。如此，耗盡層經由各外周部底面圍繞區而依次延展。因此，在被夾于兩個外周部底面圍繞區之間的部分的漂移區內，僅從一側進行耗盡化。因此，外周區難以被耗盡化。因此，希望實現外周區的進一步的高耐壓化。
[0007]用于解決課題的方法
[0008]在本說明書所公開的制造方法中，制造一種絕緣柵型半導體裝置，其具有:半導體基板;表面電極，其被形成在所述半導體基板的表面上；背面電極，其被形成在所述半導體基板的背面，并且，所述絕緣柵型半導體裝置在所述表面電極和所述背面電極之間進行開關。所述絕緣柵型半導體裝置具有:第一導電型的第一區，其與所述表面電極連接;第二導電型的第二區，其與所述第一區相接;第一導電型的第三區，其通過所述第二區而與所述第一區分離;多個柵極溝槽，其被形成在所述半導體基板的所述表面上，并貫穿所述第二區而到達所述第三區；柵極絕緣膜以及柵電極，所述柵極絕緣膜以及所述柵電極被配置在所述柵極溝槽內；第二導電型的第四區，其被形成在露出于所述柵極溝槽的底面的范圍內；多個外周溝槽，所述多個外周溝槽在所述第二區的外側的區域內被形成在所述半導體基板的所述表面上；絕緣層，其被配置在所述外周溝槽內；第二導電型的第五區，其被形成在于所述外周溝槽的底面上露出的范圍內。該制造方法包括:形成所述柵極溝槽的工序、形成所述外周溝槽的工序、通過向所述柵極溝槽的底面注入第一 P型雜質并使注入的所述第一 P型雜質擴散從而形成所述第四區的工序、通過向所述外周溝槽的底面注入第二 P型雜質并使注入的所述第二 P型雜質擴散從而形成所述第五區的工序。形成所述第五區的工序中的所述第二 P型雜質的擴散系數大于形成所述第四區的工序中的所述第一 P型雜質的擴散系數。
[0009]另外，對于柵極溝槽和外周溝槽，可以先形成任何一個。此外，對于朝向柵極溝槽的底面的雜質的注入與朝向外周溝槽的底面的雜質的注入，可以先實施任何一個。此外，對于向柵極溝槽的底面注入的雜質的擴散與向外周溝槽的底面注入的雜質的擴散，既可以先實施任何一個，也可以同時實施二者。
[0010]在該方法中，形成第五區的工序中的第二P型雜質的擴散系數較大。因此，通過使第二P型雜質向更廣的范圍擴散，從而能夠形成寬度更寬的第五區。因此，能夠縮小各個第五區之間的間隔，使這些間隔更容易被耗盡化。因此，根據該方法，能夠使外周部的耐壓提高。另一方面，形成第四區的工序中的第一 P型雜質的擴散系數較小。因此，第一 P型雜質的擴散范圍縮小，由此而使第四區的寬度縮小。通過以這種方式縮小第四區的寬度，從而能夠確保各個第四區之間的間隔(即，電流路徑)較寬。由此，能夠降低絕緣柵型半導體裝置的導通電壓。
[0011 ]在上述的方法中，可以采用如下方式，即，所述第一P型雜質為與所述第二P型雜質不同的元素。
[0012]此外，在上述的方法中，可以采用如下方式，S卩，所述第一P型雜質和所述第二P型雜質為硼，在形成所述第四區的所述工序中，向所述柵極溝槽的底面注入硼和碳。
[0013]通過這些方法中的任意一種方法，均能夠將形成第五區的工序中的第二P型雜質的擴散系數設為大于形成第四區的工序中的第一 P型雜質的擴散系數。
[0014]此外，在上述的任意一種方法中，也可以采用如下方式，S卩，在形成所述第五區的所述工序中，向所述外周溝槽的底面注入所述第二P型雜質以及第三P型雜質，所述第三P型雜質與所述第二P型雜質相比，在形成所述第四區的工序中的擴散系數較小。
[0015]此外，在上述的任意一種方法中，也可以采用如下方式，S卩，在形成所述第五區的所述工序中，以使構成所述外周溝槽的底面的半導體層的至少一部分發生非結晶化的濃度來注入所述第二 P型雜質。
[0016]此外，在上述的任意一種方法中，也可以采用如下方式，S卩，在形成所述第五區的所述工序中，以I X 1018atomS/Cm3以上的濃度向所述外周溝槽的底面注入所述第二P型雜質。
[0017]通過這些方法中的任意一種方法，能夠將第五區中的外周溝槽的底面周邊的區的P型雜質濃度提高。由此，能夠對在外周溝槽的底面附近產生較高的電場的情況進行抑制。
[0018]在上述的任意一種方法中，也可以采用如下方式，S卩，各個所述第五區之間的間隔在各個所述各第四區之間的間隔的二分之一以下。
[0019]根據這種結構，會先于外周部而在元件部處產生雪崩擊穿。由于元件部的雪崩耐量較高，因此通過在元件部中先產生雪崩擊穿，從而提高絕緣柵型半導體裝置的耐壓。
[0020]此外，本說明書提出了一種新的絕緣柵型半導體裝置。該絕緣柵型半導體裝置具有:半導體基板;表面電極，其被形成在所述半導體基板的表面上;背面電極，其被形成在所述半導體基板的背面上，并且，所述絕緣柵型半導體裝置在所述表面電極和所述背面電極之間進行開關。該絕緣柵型半導體裝置還具有:第一導電型的第一區，其與所述表面電極連接;第二導電型的第二區，其與所述第一區相接;第一導電型的第三區，其通過所述第二區而從所述第一區分離；多個柵極溝槽，所述多個柵極溝槽被形成在所述半導體基板的所述表面上，并貫穿所述第一區和所述第二區，到達所述第三區；柵極絕緣膜以及柵電極，所述柵極絕緣膜以及所述柵電極被配置在所述柵極溝槽內；第二導電型的第四區，其被形成在于所述柵極溝槽的底面上露出的范圍內；多個外周溝槽，所述多個外周溝槽在與所述第二區不相接的位置處被形成在所述半導體基板的所述表面上；絕緣層，其被配置在所述外周溝槽內；第二導電型的第五區，其被形成在露出于所述外周溝槽的底面的范圍內。所述第五區的寬度寬于所述第四區的寬度。可以采用如下方式，即，被包含在所述第四區內的第二導電型雜質為，與被包含在所述第五區內的第二導電型雜質不同的元素。可以采用如下方式，即，被包含在所述第四區內的第二導電型雜質和被包含在所述第五區內的第二導電型雜質均為硼，在所述第四區內還包含碳。可以采用如下方式，即，在所述第五區內包含有第一特定的第二導電型雜質和第二特定的第二導電型雜質，所述第二特定的第二導電型雜質與所述第一特定的第二導電型雜質相比而在所述半導體基板內的擴散系數較小。可以采用如下方式，即，所述外周溝槽的底面的至少一部分為非結晶層。可以采用如下方式，即，所述外周溝槽的底面至少一部分以在lX1018atomS/Cm3以上的濃度而含有第二導電型雜質。可以采用如下方式，即，各個所述第五區之間的間隔小于各個所述第四區之間的間隔的二分之一。根據這種結構，能夠使絕緣柵型半導體裝置的耐壓提高。
【附圖說明】
[0021 ]圖1為半導體裝置10的俯視圖。
[0022]圖2為圖1的Π— Π線的半導體裝置10的縱剖視圖。
[0023]圖3為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0024]圖4為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0025]圖5為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0026]圖6為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0027]圖7為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0028]圖8為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0029]圖9為半導體裝置10的制造工序的說明圖(形成有p型浮動區32和底面區56的區域的放大剖視圖)。
[0030]圖10為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
[0031]圖11為表示以高濃度注入了B的情況下的B的擴散情況的曲線圖。
[0032]圖12為半導體裝置10的制造工序的說明圖(形成有P型浮動區32和底面區56的區域的放大剖視圖)。
【具體實施方式】
[0033]實施例
[0034]圖1所示的半導體裝置10具有由SiC組成的半導體基板12。半導體基板12具有單元區20和外周區50。單元區20內形成有M0SFET(Metal Oxide Semiconductor Field-EffectTransistor:金屬氧化物場效應晶體管)。外周區50為單元區20與導體基板12的端面12a之間的區。
[0035]如圖2所示，在半導體基板12的表面上形成有表面電極14和絕緣層16。絕緣層16對外周區50內的半導體基板12的表面進行覆蓋。表面電極14在單元區20內與半導體基板12相接。換言之，表面電極14與半導體基板12相接的接觸區的下側的區為單元區20，與接觸區相比靠外周側(端面12a側)的區為外周區50。在半導體基板12的背面形成有背面電極18。背面電極18覆蓋半導體基板12的大致全部背面。
[0036]在單元區20內形成有源極區22、體接觸區24、體區26、漂移區28、漏極區30、p型浮動區32以及柵極溝槽34。
[0037]源極區22為以高濃度包含η型雜質的η型區。源極區22被形成在于半導體基板12的上表面上露出的范圍內。源極區22相對于表面電極14而歐姆連接。
[0038]體接觸區24為以高濃度包含P型雜質的P型區。體接觸區24以于半導體基板12的上表面上露出的方式而被形成在未形成有源極區22的位置。體接觸區24相對于表面電極14而歐姆連接。
[0039]體區26為以低濃度包含P型雜質的P型區。體區26的P型雜質濃度低于體接觸區24的P型雜質濃度。體區26被形成在源極區22以及體接觸區24的下側，并與這兩個區相接。
[0040]漂移區28為以低濃度包含η型雜質的η型區。漂移區28的η型雜質濃度低于源極區22的η型雜質濃度。漂移區28被形成在體區26的下側。漂移區28與體區26相接，并通過體區26而與源極區22分離。
[0041]漏極區30為以高濃度包含η型雜質的η型區。漏極區30的η型雜質濃度高于漂移區28的η型雜質濃度。漏極區30被形成在漂移區28的下側。漏極區30與漂移區28相接，并通過漂移區28而與體區26分離。漏極區30被形成在于半導體基板12的下表面上露出的范圍內。漏極區30相對于背面電極18而歐姆連接。
[0042]如圖1、2所示，在單元區20內的半導體基板12的上表面上，形成有多個柵極溝槽34。各個柵極溝槽34在半導體基板12的表面以相互平行且呈直線狀的方式延伸。各個柵極溝槽34以貫穿源極區22和體區26而到達漂移區28的方式被形成。在各個柵極溝槽34內形成有底部絕緣層34a、柵極絕緣膜34b以及柵電極34c。底部絕緣層34a為被形成在柵極溝槽34的底部的較厚的絕緣層。底部絕緣層34a的上側的柵極溝槽34的側面被柵極絕緣膜34b覆蓋。底部絕緣層34a的上側的柵極溝槽34內形成有柵電極34c。柵電極34c隔著柵極絕緣膜34b而與源極區22、體區26以及漂移區28對置。柵電極34c通過柵極絕緣膜34b以及底部絕緣層34a而與半導體基板12絕緣。柵電極34c的上表面被絕緣層34d覆蓋。通過絕緣層34d，從而使柵電極34c與表面電極14絕緣。
[0043]P型浮動區32被形成在半導體基板12內且與各柵極溝槽34的底面相接的范圍內。各個P型浮動區32的周圍被漂移區28包圍。各個P型浮動區32通過漂移區28而相互分離。
[0044]在外周區50內的露出于半導體基板12的表面的范圍內，形成有P型的表面區51。表面區51擴大至與體區26大致相同的深度。上述的漂移區28及漏極區30擴大到外周區50。漂移區28和漏極區30擴大到半導體基板12的端面12a。漂移區28從下側與表面區51相接。
[0045]在外周區50內的半導體基板12的上表面上，形成有多個外周溝槽54。各個外周溝槽54以貫穿表面區51而達到漂移區28的方式被形成。在各個外周溝槽54內形成有絕緣層53。如圖1所示，在從上側觀察半導體基板12時，各個外周溝槽54被形成為繞單元區20的周圍一周的環狀。各個外周溝槽54以相互間隔距離的方式被形成。表面區51通過外周溝槽54而與體區26(8卩，與表面電極14導通的P型區)分離。此外，各個表面區51通過各個外周溝槽54而相互分離。
[0046]在半導體基板12內且與各外周溝槽54的底面相接的范圍內，形成有P型的底面區56。底面區56以覆蓋外周溝槽54的底面整體的方式沿著外周溝槽54而被形成。各個底面區56的周圍被漂移區28包圍。各個底面區56通過漂移區28而相互分離。如附圖所示，各個底面區56的寬度Wl與各個P型浮動區32的寬度W2相比而較寬。在此，底面區56的寬度Wl是指橫穿外周溝槽54的方向(S卩，外周溝槽54的寬度方向)上的底面區56的尺寸。此外，P型浮動區32的寬度W2是指橫穿柵極溝槽34的方向(S卩，柵極溝槽34的寬度方向)上的P型浮動區32的尺寸。
[0047]接下來，對半導體裝置10的動作進行說明。在使半導體裝置10進行動作時，向背面電極18與表面電極14之間施加使背面電極18成為正極的電壓。而且，通過對柵電極34c施加柵極導通電壓，從而使單元區20內的MOSFET導通。即，在與柵電極34c對置的位置的體區26內形成溝道，電子從表面電極14經由源極區22、溝道、漂移區28、漏極區30而向背面電極18流動。此時，電子以穿過位于兩個P型浮動區32之間的漂移區28b的方式流動。在半導體裝置10中，各個P型浮動區32的寬度W2變窄，由此使漂移區28b的寬度W4變寬。如此，由于確保流通有電流的漂移區28b的寬度較寬，因此MOSFET的導通電壓較低。
[0048]在停止朝向柵電極34c施加柵極導通電壓時，溝道消失，MOSFET截斷。當MOSFET截斷時，耗盡層從體區26與漂移區28的邊界部的pn結處向漂移區28內延展。在耗盡層到達單元區20內的P型浮動區32時，耗盡層也從P型浮動區32向漂移區28內延展。因此，耗盡層從兩側的P型浮動區32向位于兩個P型浮動區32之間的漂移區28b延展。如此，通過耗盡層在單元區20內擴展，從而實現單元區20內的較高的耐壓。
[0049]另外，如上文所述，位于兩個P型浮動區32之間的漂移區28b的寬度W4較寬。然而，如上文所述，漂移區28b從兩側被耗盡化。因此，即使漂移區28b的寬度W4較寬，漂移區28b也比較容易被耗盡化。
[0050]此外，上述的從pn結開始延伸的耗盡層到達位于最靠單元區20側的外周溝槽54的下側的底面區56a內。如此一來，耗盡層從底面區56a向外周側的底面區56b延伸。在耗盡層到達底面區56b時，耗盡層從該底面區56b向外周側的底面區556c延伸。如此，在外周區50內，耗盡層經由各個底面區56而順序地向外周側擴展，從而使耗盡層延伸到最靠外周側的底面區56d內。通過如此使耗盡層擴展到外周區50內，從而實現外周區50內的較高的耐壓。另外，由于在外周區50內耗盡層以這種方式擴展，因此位于兩個底面區56之間的漂移區28a僅從單側(單元區20側)被耗盡化。然而，漂移區28a的寬度W3變窄，由此，漂移區28a切實地被耗盡化。
[0051 ] 在本實施例中，漂移區28a的寬度W3小于漂移區28b的寬度W4的二分之一。因此，漂移區28a先于漂移區28b被耗盡化。根據這種結構，能夠在向半導體裝置10施加過大的電壓時，于單元區20內產生雪崩擊穿。即，外周區50由于面積較小而電流路徑較小，從而容易在產生雪崩擊穿時使雪崩電流的密度升高。因此，外周區50的雪崩耐量較低。與此相對，單元區20由于面積較廣而使電流路徑較寬，從而即使產生雪崩擊穿，雪崩電流的密度也會降低。因此，與外周區50相比，單元區20的雪崩耐量較高。因此，通過如上文那樣設置為在單元區20內產生雪崩擊穿，從而能夠使作為半導體裝置10整體的耐雪崩量提高。
[0052]接下來，對半導體裝置10的制造方法進行說明。另外，由于本說明書所公開的制造方法在形成P型浮動區32以及底面區56的工序中具有特征，因此，在下文中主要對形成這兩區的工序進行說明。本說明書提出實施例1?4的制造方法。
[0053]實施例1
[0054]在實施例1的制造方法中，首先，如圖3所示，通過外延生長、離子注入等，在半導體基板12上形成源極區22、體接觸區24、體區26以及表面區51。接下來，如圖4所示，在半導體基板12的表面上形成具有開口的掩膜60(例如氧化膜)，通過利用各向異性蝕刻對開口內的半導體基板12進行蝕刻，從而形成柵極溝槽34。此時，柵極溝槽34的側面成為呈錐狀傾斜的形狀。接下來，如圖5所示，通過CVD(Chemical Vapor Deposit1n:化學氣相沉積)法或熱氧化法而在柵極溝槽34的內表面形成保護膜66(氧化膜)。
[0055](第一注入工序)
[0056]接下來，如圖6所示，朝向半導體基板12照射Al(鋁)。被照射出的Al貫穿柵極溝槽34的底面的保護膜66，而被注入到柵極溝槽34的底面。此外，通過保護膜66來防止Al被注入到柵極溝槽34的側面上。因此，Al僅被注入到柵極溝槽34的底面上。之后，去除掩膜60和保護膜66。
[0057]接下來，如圖7所示，在半導體基板12的表面上形成具有開口的掩膜61(例如氧化膜)，并通過利用各向異性蝕刻對開口內的半導體基板12進行蝕刻，從而形成外周溝槽54。此時，外周溝槽54的側面成為呈錐狀傾斜的形狀。接下來，如圖8所示，通過CVD法或熱氧化法而在外周溝槽54的內表面形成保護膜67(氧化膜)。
[0058](第二注入工序)
[0059]接下來，如圖9所示，向半導體基板12照射B(硼)。被照射出的B貫穿外周溝槽54的底面的保護膜67，而被注入到外周溝槽54的底面上。此外，通過保護膜67來防止B被注入到外周溝槽54的側面上。因此，B僅被注入到外周溝槽54的底面上。之后，去除掩膜61和保護膜67ο
[0060](活化退火工序)
[0061]接下來，利用1600°C以上的溫度對半導體基板12進行退火。由此，使被注入到半導體基板12內的Al和B活化。由此，如圖10所示，在柵極溝槽34的底面的周圍形成P型浮動區32，并且在外周溝槽54的底面的周圍形成底面區56。在此，在半導體基板12(8卩，SiC)中，B的擴散系數遠大于Al的擴散系數。因此，在活性退火工序中，B的擴散距離大于Al的擴散距離。因此，如圖10所示，底面區56(8卩，B的擴散范圍)的尺寸大于P型浮動區32(8卩，Al的擴散范圍)的尺寸。因此，底面區56的寬度Wl與P型浮動區32的寬度W2相比而較寬，兩個底面區56之間的間隔W3與兩個P型浮動區32之間的間隔W4相比而較窄。之后，通過形成需要的結構(圖1所示的溝槽柵極構造、絕緣層16、表面電極14、漏極區30以及背面電極18)，從而完成圖1所示的半導體裝置10。
[0062]如以上所說明的那樣，在實施例1的制造方法中，一方面以向外周溝槽54的底面注入擴散系數較大的B的方式形成寬度Wl較寬的底面區56，另一方面以向柵極溝槽34的底面注入擴散系數較小的Al的方式形成寬度W2較窄的P型浮動區32。如此，通過在底面區56和P型浮動區32分開使用注入的P型雜質，從而能夠將底面區56的寬度寬于P型浮動區32的寬度。由此，能夠在外周區50內通過縮小底面區56之間的寬度W3而使耐壓提高，并且通過確保單元區20中的電流路徑的寬度W4較寬而使MOSFET的導通電壓提高。
[0063]另外，即使縮小外周溝槽54之間的間隔，也可能會縮小底面區56之間的間隔W3。然而，由于外周溝槽54的加工精度所帶來的限制，會在縮小外周溝槽54之間的間隔時存在極限。與此相對，根據上述的實施例1的方法，由于利用B的擴散來縮小底面區56之間的間隔W3，因此能夠與外周溝槽54的加工精度所帶來的限φ嘸關地縮小間隔W3。另外，通過在限制的范圍內盡量縮小外周溝槽54之間的間隔，且通過B的注入而形成底面區56，從而有可能會進一步縮小寬度W3。
[0064]實施例2
[0065]在實施例2的制造方法中，上述的第一注入工序與實施例1的制造方法不同。其他的工序與實施例1的制造方法相同。
[0066]在實施例2的第一注入工序中，向柵極溝槽34的底面注入C(碳)，接著，向柵極溝槽34的底面注入B。另外，在第一注入工序中，優選為，以與B相比而較高的濃度注入C。此外，在第一注入工序中，也可以在注入C之前注入B。在第二注入工序中，與實施例1的制造方法同樣地向外周溝槽54的底面注入BX未被注入到外周溝槽54的底面上。在活化退火工序中，以與實施例1的制造方法同樣的方式對半導體基板12進行退火，并使被注入到半導體基板12內的B擴散。在此，被注入到外周溝槽54的底面上的B以與實施例1同樣的方式較寬地擴散。與此相對，被注入到柵極溝槽34的底面上的B并未以這種程度而較寬地擴散。這是由于在注入有C的SiC區內，B的擴散系數較低的原因。因此，如圖10所示，在外周溝槽54的底面的周圍形成有寬度Wl較寬的底面區56，在柵極溝槽34的底面的周圍形成有寬度W2較窄的P型浮動區32。
[0067]另外，在實施例2的第一注入工序中，優選為，將注入C的范圍設為與注入B的范圍相比而較寬。通過以這種方式注入C，從而能夠更有效地抑制活化退火工序中的B的擴散。
[0068]此外，在實施例2的第二注入工序中，也可以向外周溝槽54的底面注入B和C。在這種結構中，只要被注入到外周溝槽54的底面上的C的濃度低于被注入到柵極溝槽34的底面上的C的濃度，則外周溝槽54的底面附近的B的擴散距離也會長于柵極溝槽34的底面附近的B的擴散距離。因此，能夠將底面區56形成為寬度與P型浮動區32相比而較寬。
[0069]實施例3
[0070]在實施例3的制造方法中，上述的第二注入工序與實施例1的制造方法不同。其他的工序與實施例1的制造方法等同。
[0071]在實施例3的第二注入工序中，以極高濃度向外周溝槽54的底面注入B。具體而言，以構成外周溝槽54的底面的半導體層的至少一部分含有I X 1018atoms/cm3以上的濃度的B的方式注入B。在如此以高濃度注入B時，在以高濃度注入B的區內產生極多的結晶缺陷。根據情況，以高濃度注入B的區會發生非結晶化。其結果為，在以高濃度注入B的區中，B的擴散系數降低。
[0072]圖11表示向由SiC組成的半導體基板的較淺的區域(更詳細而言，淺于100nm的區)內注入B時的B的濃度分布。在圖11中，曲線A表示剛剛注入B之后的濃度分布。此外，曲線B?E表示在所對應的溫度內實施了30分鐘的退火之后的濃度分布。另外，在圖11中，曲線D和曲線E重疊。在曲線A中，B僅分布在淺于100nm的區域內。如曲線B?E所示，在實施熱処理時，B的分布范圍向較深的方向延展。這表示B在SiC中擴散了。但是，通過對曲線A和曲線B?E進行比較可明知，在B的濃度為I X 1018atoms/cm3以上的區域內，在曲線A?E中，B的濃度幾乎不發生變化。這意味著在含有I X 1018atomS/Cm3以上的高濃度的B的區域內，B難以擴散。由于在含有I X 1018atoms/cm3以上的高濃度的B的區域內，缺陷極多，因此可知B的擴散系數變小。
[0073]在實施例3的制造方法中，在第二注入工序中以高濃度向外周溝槽54的底面注入B，之后實施活化退火工序。如此，由于在外周溝槽54的底面附近的以高濃度含有B的區域內，B不太擴散，因此外周溝槽54的底面附近殘留有B的濃度較高的區域。由此，形成圖12所示的高濃度底面區57。此外，在高濃度底面區57的周圍，通過使B較寬地擴散，從而形成低濃度底面區58。另外，更具體而言，高濃度底面區57為，含有lX1018atomS/Cm3以上的濃度的B的區，低濃度底面區58為，含有小于lX1018atomS/Cm3的濃度的B的區。另外，高濃度底面區57也可以是非結晶化的區。如此，如果在外周溝槽54的底面附近形成高濃度底面區57，則能夠防止在耗盡層向外周區50內伸展時耗盡層到達外周溝槽54的底面上的情況。由此，能夠對在外周溝槽54的底面附近產生較高的電場的情況進行抑制。此外，通過使低濃度底面區58較寬地分布，從而使底面區56的寬度Wl變寬，實現外周區50的耐壓的提高。
[0074]實施例4
[0075]在實施例4的制造方法中，上述的第二注入工序與實施例1的制造方法不同。其他的工序與實施例1的制造方法等同。
[0076]在實施例4的第二注入工序中，向外周溝槽54的底面注入B，接著，向外周溝槽54的底面注入Al。另外，也可以先注入Al，然后再注入B。在活化退火工序中，以與實施例1的制造方法同樣的方式對半導體基板12進行退火，并使被注入到半導體基板12內的P型雜質(SP，B和Al)擴散。在此，在外周溝槽54的底面附近，B從底面向其周圍較寬地擴散，相對于此，Al由于難以擴散而滯留在底面的附近。因此，如圖12所示，在外周溝槽54的底面的周圍，形成有P型雜質濃度較高的高濃度底面區57，在該高濃度底面區57的周圍，形成有P型雜質濃度較低的低濃度底面區58。在實施例4中，高濃度底面區57為Al大量存在的區域，低濃度底面區58為B大量存在的區域。因此，即使在通過實施例4的制造方法而被制造出的半導體裝置10中，也能夠在耗盡層向外周區50擴展時防止耗盡層到達外周溝槽54的底面上。由此，能夠對在外周溝槽54的底面附近產生較高的電場的情況進行抑制。
[0077]如以上所說明的那樣，在實施例1?4的制造方法中，以如下方式對與P型雜質及與P型雜質一起注入的元素進行選擇，即，對于活化退火工序中的P型雜質的擴散距離，與被注入到柵極溝槽34的底面上的P型雜質相比，被注入到外周溝槽54的底面上的P型雜質的擴散距離較長。由此，實現使底面區56形成為寬度與P型浮動區32相比而較寬。另外，在上述的實施例I?4中，也可以取代Al而將Ga(鈣)或In(銦)作為P型雜質來使用。由于Ga、In在SiC中的擴散距離較短，因此能夠以與Al同樣的方式來使用。此外，Al、Ga、In的擴散距離短于注入了B和C的情況下的B的擴散距離。因此，也可以在第一注入工序中，將Al、Ga或In注入到柵極溝槽34的底面上，而在第二注入工序中向外周溝槽54的底面注入C和B。此外，也可以將實施例
3、4的第二注入工序應用到實施例2中。
[0078]另外，雖然在上述的實施例中，使用了SiC制的半導體基板，但也可以使用其他的半導體基板。但是，在SiC制的半導體基板中，B的擴散系數與其他的P型雜質的擴散系數相比而極大。因此，通過將實施例應用在SiC制的半導體基板上，從而能夠將P型浮動區32的寬度設置為最小限度，并將底面區56的寬度充分擴大。
[0079]此外，雖然在上述的實施例中對MOSFET的制造方法進行了說明，但也可以將上述技術應用到IGBT等其他的絕緣柵型半導體裝置的制造工序中。
[0080]此外，雖然在上述的實施例中，于柵極溝槽34的下端形成有P型浮動區32，但也可以取代P型浮動區32而形成與預定的電位連接的P型區。
[0081]以上，雖然對本發明的具體例進行了詳細說明，但這些只不過是例示，并不是對權利要求的范圍進行限定的內容。在權利要求書中所記載的技術中，包括對以上所例示的具體例進行各種變形、變更的技術。
[0082]本說明書或附圖中所說明的技術要素為通過單獨或各種的組合而發揮技術有用性的要素，并不限定于申請時權利要求記載的組合。此外，本說明書或附圖中所例示的技術為同時實現多個目的的技術，且為實現其中的一個目的本身就具有技術有用性的技術。
[0083]符號說明
[0084]10:半導體裝置；
[0085]12:半導體基板；
[0086]14:表面電極；
[0087]16:絕緣層；
[0088]18:背面電極；
[0089]20:單元區；
[0090]22:源極區；
[0091]24:體接觸區；
[0092]26:體區；
[0093]28:漂移區；
[0094]30:漏極區；
[0095]32: p型浮動區；
[0096]34:柵極溝槽；
[0097]34a:底部絕緣層；
[0098]34b:柵極絕緣膜；
[0099]34c:柵電極；
[0100]34d:絕緣層；
[0101]50:外周區；
[0102]51:表面區；
[0103]53:絕緣層；
[0104]54:外周溝槽；
[0105]56:底面區。
【主權項】
1.一種方法，其為制造絕緣柵型半導體裝置的方法，所述絕緣柵型半導體裝置具有:半導體基板;表面電極，其被形成在所述半導體基板的表面上;背面電極，其被形成在所述半導體基板的背面，并且，所述絕緣柵型半導體裝置在所述表面電極和所述背面電極之間進行開關， 其中， 所述絕緣柵型半導體裝置具有: 第一導電型的第一區，其與所述表面電極連接； 第二導電型的第二區，其與所述第一區相接； 第一導電型的第三區，其通過所述第二區而與所述第一區分離； 多個柵極溝槽，其被形成在所述半導體基板的所述表面上，并貫穿所述第二區而到達所述第三區； 柵極絕緣膜以及柵電極，所述柵極絕緣膜以及所述柵電極被配置在所述柵極溝槽內； 第二導電型的第四區，其被形成在于所述柵極溝槽的底面上露出的范圍內； 多個外周溝槽，所述多個外周溝槽在所述第二區的外側的區域內被形成在所述半導體基板的所述表面上； 絕緣層，其被配置在所述外周溝槽內； 第二導電型的第五區，其被形成在于所述外周溝槽的底面上露出的范圍內， 所述方法具有: 形成所述柵極溝槽的工序； 形成所述外周溝槽的工序； 通過向所述柵極溝槽的底面注入第一第二導電型雜質，并使注入的所述第一第二導電型雜質擴散，從而形成所述第四區的工序； 通過向所述外周溝槽的底面注入第二第二導電型雜質，并使注入的所述第二第二導電型雜質擴散，從而形成所述第五區的工序， 形成所述第五區的工序中的所述第二第二導電型雜質的擴散系數大于形成所述第四區的工序中的所述第一第二導電型雜質的擴散系數。2.如權利要求1所述的方法，其中， 所述第一第二導電型雜質為與所述第二第二導電型雜質不同的元素。3.如權利要求1所述的方法，其中， 所述第一第二導電型雜質和所述第二第二導電型雜質為硼， 在形成所述第四區的所述工序中，向所述柵極溝槽的底面注入硼和碳。4.如權利要求1至3中的任意一項所述的方法，其中， 在形成所述第五區的所述工序中，向所述外周溝槽的底面注入所述第二第二導電型雜質以及第三第二導電型雜質，所述第三第二導電型雜質與所述第二第二導電型雜質相比而在形成所述第四區的工序中的擴散系數較小。5.如權利要求1至4中的任意一項所述的方法，其中， 在形成所述第五區的所述工序中，以如下濃度注入所述第二第二導電型雜質，所述濃度為，使構成所述外周溝槽的底面的半導體層的至少一部分發生非結晶化的濃度。6.如權利要求1至5中的任意一項所述的方法，其中， 在形成所述第五區的所述工序中，以I X 1018atomS/Cm3以上的濃度向所述外周溝槽的底面注入所述第二第二導電型雜質。7.如權利要求1至6中的任意一項所述的方法，其中， 各個所述第五區之間的間隔小于各個所述第四區之間的間隔的二分之一。8.—種絕緣柵型半導體裝置，具有:半導體基板;表面電極，其被形成在所述半導體基板的表面上；背面電極，其被形成在所述半導體基板的背面上，并且，所述絕緣柵型半導體裝置在所述表面電極和所述背面電極之間進行開關， 其中， 所述絕緣柵型半導體裝置具有: 第一導電型的第一區，其與所述表面電極連接； 第二導電型的第二區，其與所述第一區相接； 第一導電型的第三區，其通過所述第二區而與所述第一區分離； 多個柵極溝槽，所述多個柵極溝槽被形成在所述半導體基板的所述表面上，并貫穿所述第一區和所述第二區而到達所述第三區； 柵極絕緣膜以及柵電極，所述柵極絕緣膜以及所述柵電極被配置在所述柵極溝槽內； 第二導電型的第四區，其被形成在于所述柵極溝槽的底面上露出的范圍內； 多個外周溝槽，所述多個外周溝槽在與所述第二區不相接的位置處被形成在所述半導體基板的所述表面上； 絕緣層，其被配置在所述外周溝槽內； 第二導電型的第五區，其被形成在于所述外周溝槽的底面上露出的范圍內， 所述第五區的寬度寬于所述第四區的寬度。9.如權利要求8所述的絕緣柵型半導體裝置，其中， 被包含在所述第四區內的第二導電型雜質為，與被包含在所述第五區內的第二導電型雜質不同的元素。10.如權利要求8所述的絕緣柵型半導體裝置，其中， 被包含在所述第四區內的第二導電型雜質和被包含在所述第五區內的第二導電型雜質均為硼， 在所述第四區內還包含碳。11.如權利要求8至10中的任意一項所述的絕緣柵型半導體裝置，其中， 在所述第五區內包含有第一特定的第二導電型雜質和第二特定的第二導電型雜質，所述第二特定的第二導電型雜質與所述第一特定的第二導電型雜質相比而在所述半導體基板內的擴散系數較小。12.如權利要求8至11中的任意一項所述的絕緣柵型半導體裝置，其中， 所述外周溝槽的底面的至少一部分為非結晶層。13.如權利要求8至12中的任意一項所述的絕緣柵型半導體裝置，其中， 所述外周溝槽的底面的至少一部分以lX1018atomS/Cm3以上的濃度而含有第二導電型雜質。14.如權利要求8至13中的任意一項所述的絕緣柵型半導體裝置，其中， 各個所述第五區之間的間隔小于各個所述第四區之間的間隔的二分之一。
【文檔編號】H01L21/336GK105874577SQ201480071099
【公開日】2016年8月17日
【申請日】2014年8月4日
【發明人】齋藤順, 藤原広和, 池田知治, 渡邊行彥, 山本敏雅
【申請人】豐田自動車株式會社