隧道場效應晶體管、其制造方法以及開關元件的制作方法

隧道場效應晶體管、其制造方法以及開關元件的制作方法
【專利摘要】一種隧道場效應晶體管(TFET)，其構成為，在呈p型的IV族半導體基板的(111)面上配置有III?V族化合物半導體納米線，并適當地配置有各個電極，即源電極、漏電極以及柵電極，或者構成為，在呈n型的IV族半導體基板的(111)面上配置有III?V族化合物半導體納米線，并適當地配置有各個電極，即源電極、漏電極以及柵電極。該納米線由第一區域以及第二區域構成。例如，第一區域通過p型摻雜劑被間歇性地摻雜，第二區域通過n型摻雜劑被摻雜。
【專利說明】
隧道場效應晶體管、其制造方法以及開關元件
技術領域
[0001]本發明涉及具有II1-V族化合物半導體納米線的隧道場效應晶體管、其制造方法以及包含該晶體管的開關元件。
【背景技術】
[0002]隧道場效應晶體管(TFET)在晶體管的開關(Switching)中利用隧道電流。因此，TFET能夠實現高速的導通.關斷的切換，還能夠進行低電壓的動作。在這樣的TFET中，已知一種晶體管，其具有IV族半導體基板以及豎立在該基板上的II1-V族化合物半導體納米線，并在該基板與該納米線之間的界面產生隧道電流(例如，參照專利文獻1、非專利文獻I以及非專利文獻2)。該TFET在如下方面具有優勢，即能夠在較小的亞閾值(Sub-threshold)(小于等于60mV/dec)下動作且易于制造。因此，所述TFET可用于開關元件。
[0003]在先技術文獻
[0004]專利文獻
[0005]專利文獻1:W0 2011/040012號國際公布
[0006]非專利文獻
[0007]非專利文獻1:KatsuhiroTom1ka，Takashi Fukui，"Tunnel f ield-ef f ecttransistor using InAs nanowire/Si heterojunct1n^,Appl.Phys.Lett.,Vol.98,pp.083114-1-083114-3.
[0008]非專利文南犬2: Katsuhiro Tom1ka ,Masatoshi Yoshimura, Takashi Fukui，〃Steep-slope tunnel field-effect transistors using II1-V nanowire/Siheterojunct1n^IEEE VLSI Technology 2012Symposium Proc.,pp.47-48.

【發明內容】

[0009]發明所要解決的技術問題
[0010]在所述TFET中，盡管所述納米線中的構成所述界面的部分是以未摻雜(Undope)的形式形成的，但是所述開關元件的啟動電壓有時仍然會向負側偏移。因此，對于所述TFET，進一步希望使所述啟動電壓向正側偏移。
[0011]本發明的目的在于提供一種TFET及其制造方法，該TFET能夠在較小的亞閾值(小于等于60mV/dec)下動作，并能夠在偏正側或者偏負側的啟動電壓下動作，并且能夠容易地制造出來。
[0012]另外，本發明進一步的目的在于提供一種包含該TFET的開關元件。
[0013]用于解決技術問題的方案
[0014]本發明人發現，通過以適當的間隔間歇性地摻雜適當的摻雜劑來制作II1-V族化合物半導體納米線中構成IV族半導體基板與II1-V族化合物半導體納米線之間的界面的第一區域，能夠解決上述技術問題，進而經過研究完成了本發明。
[0015]S卩，本發明的第一技術方案涉及以下的隧道場效應晶體管(TFET)以及開關元件。
[0016][I] —種隧道場效應晶體管，具有:1V族半導體基板，其包含呈第一導電型的部分，并且所述部分具有(111)面，其中，所述第一導電型為η型及P型中的任意一種；II1-V族化合物半導體納米線，其包含第一區域及第二區域，所述第一區域在所述(111)面上豎起，所述第二區域呈第二導電型并與所述第一區域相連，其中，所述第二導電型為η型及P型中的另一種;源電極及漏電極中的一個，其不與所述II1-V族化合物半導體納米線接觸，且連接在所述IV族半導體基板上；源電極及漏電極中的另一個，其連接在所述第二區域；以及柵電極，其被配置成，作用于所述IV族半導體基板與所述第一區域的界面，從而產生用于對所述源電極及所述漏電極間的載流子的流動進行控制的電場;所述第一區域含有第一導電型摻雜劑及第二導電型摻雜劑中的一種或者兩種，所述第一導電型摻雜劑用于使II1-V族化合物半導體呈所述第一導電型，所述第二導電型摻雜劑用于使II1-V族化合物半導體呈所述第二導電型，所述第一區域中的所述第一導電型摻雜劑以及所述第二導電型摻雜劑的至少一種的濃度大于等于I X 114Cnf3且小于所述第二區域中的所述第二導電型摻雜劑的濃度。
[0017][2]根據[I]所述的隧道場效應晶體管，進一步具有柵極電介質膜，該柵極電介質膜至少配置在所述II1-V族化合物半導體納米線的所述第一區域的側面，所述柵電極配置在所述柵極電介質膜上。
[0018][3]—種開關元件，其包含[I]或[2]所述的隧道場效應晶體管。
[0019]再者，本發明的第二技術方案涉及以下的隧道場效應晶體管(TFET)的制造方法。
[0020][4]—種隧道場效應晶體管的制造方法，包括:II1-V族化合物半導體納米線生長步驟，從IV族半導體基板中的呈第一導電型的部分的(111)面上，生長II1-V族化合物半導體納米線，其中，所述第一導電型為η型及P型中的任意一種;柵電極形成步驟，形成柵電極，該柵電極用于產生作用于所述IV族半導體基板與所述II1-V族化合物半導體納米線的界面的、用來對源電極及漏電極間的載流子的流動進行控制的電場;源電極及漏電極中的任意一個的形成步驟，以不與所述II1-V族化合物半導體納米線接觸的方式，在所述IV族半導體基板上形成所述源電極及所述漏電極中的任意一個；以及源電極及漏電極中的另一個的形成步驟，在所述II1-V族化合物半導體納米線上形成所述源電極及所述漏電極中的另一個，其特征在于，所述II1-V族化合物半導體納米線生長步驟包括:第一區域形成步驟，在所述(111)面上，一邊供給III族原料以及V族原料，一邊間歇性地摻雜第一導電型摻雜劑及第二導電型摻雜劑中的一種或者兩種，從而形成第一區域，所述第一導電型摻雜劑用于使II1-V族化合物半導體呈所述第一導電型，所述第二導電型摻雜劑用于使II1-V族化合物半導體呈所述第二導電型；以及第二區域形成步驟，進一步向形成在所述(111)面上的所述第一區域供給所述V族原料以及所述III族原料，形成與所述第一區域相連的、呈第二導電型的第二區域，其中，所述第二導電型為η型及P型中的另一種。
[0021][5]根據[4]所述的隧道場效應晶體管的制造方法，所述第一區域含有用于使II1-V族化合物半導體呈所述第二導電型的第二導電型摻雜劑，在所述第一區域形成步驟中，以使所述第一區域中的所述第一導電型摻雜劑的濃度達到I X 114?I X 117Cnf3的量，將所述第一導電型摻雜劑間歇性地供給到所述(111)面上。
[0022][6]根據[4]或[5]所述的隧道場效應晶體管的制造方法，所述第一區域形成步驟中的、摻雜所述第一導電型摻雜劑的時間為0.1?5秒/次，所述第一導電型摻雜劑的摻雜間隔為1.0?29.5秒。
[0023][7]根據[4]至[6]中的任一項所述的隧道場效應晶體管的制造方法，在所述第二區域形成步驟中，一邊向形成在所述(111)面上的所述第一區域供給所述V族原料以及所述III族原料，一邊摻雜所述第二導電型摻雜劑，從而形成呈所述第二導電型的所述第二區域。
[0024]發明效果
[0025]根據本發明，能夠提供一種TFET(開關元件)，其能夠在較小的亞閾值(小于等于60mV/dec)下動作，并且能夠在偏正側或者偏負側的啟動電壓下動作。本發明的TFET能夠容易地制造出來。通過使用本發明的TFET，不僅能夠抑制半導體微處理器以及高集成電路的耗電量的增加，而且能夠提高半導體微處理器以及高集成電路的集成度及性能。
【附圖說明】
[0026]圖1是模式化地示出本實施方式的TFET的結構的剖面圖。
[0027]圖2A是沿圖1中的A-A線剖切本實施方式中的III_V族化合物半導體納米線時的剖面圖，圖2B是模式化地示出本實施方式中的納米線的立體圖。
[0028]圖3A是示出在本實施方式的TFET的制造中制造在硅基板上的II1-V族化合物半導體納米線的圖，圖3B是示出在該TFET的制造中被柵極電介質膜以及柵電極層包覆的II1-V族化合物半導體納米線的圖，圖3C是示出埋設在絕緣保護膜中的II1-V族化合物半導體納米線的圖，圖3D是示出從局部去除的絕緣保護膜中露出的柵極電介質膜以及II1-V族化合物半導體納米線的圖，圖3E是示出從絕緣保護膜中露出的II1-V族化合物半導體納米線的圖，圖3F是示出通過形成源電極以及漏電極而完成的TFET的圖。
[0029]圖4A是示出在本實施方式的TFET的制造中直到制造出II1-V族化合物半導體納米線為止的硅基板的溫度與原料氣體的供給的圖，圖4B是示出圖4A中的C區的原料氣體的供給的一例的圖，圖4C是示出圖4A中的D區的原料氣體的供給的脈沖摻雜(Pulse Dope)的一例的圖。
[0030]圖5A是模式化地示出本實施方式的TFET中的能帶(Band)結構的一例的圖，圖5B是模式化地示出其他實施方式的TFET中的能帶結構的一例的圖。
[0031]圖6A是現有的TFET的一例中的II1-V族化合物半導體納米線的掃描式電子顯微鏡圖像，圖6B是本發明的TFET的一例中的II1-V族化合物半導體納米線的掃描式電子顯微鏡圖像。
[0032]圖7是示出實施例1、2的TFET與現有(比較例I)的TFET各自的漏極電流與柵極電壓之間的關系的圖。
[0033]圖8A是模式化地示出實施例3、4的TFET的制造中的硅基板的溫度與原料氣體的供給的圖，圖SB是模式化地示出圖8A中的D區的原料氣體的供給的脈沖摻雜的圖。
[0034]圖9是示出實施例3、4的TFET與現有(比較例2)的TFET各自的漏極電流與柵極電壓之間的關系的圖。
【具體實施方式】
[0035]1、本發明的隧道場效應晶體管
[0036]本發明的隧道場效應晶體管(TFET)具有IV族半導體基板、II1-V族化合物半導體納米線、源電極、漏電極以及柵電極。也可以在一個IV族半導體基板上形成多個TFET。在本發明的TFET中，IV族半導體基板的(111)面與配置在該(111)面上的II1-V族化合物半導體納米線形成界面(在以下的說明中也稱為“接合界面”)。在本發明的TFET中，在該接合界面中產生隧道現象。此外，“接合界面”是指II1-V族化合物半導體納米線與(111)面直接連接的部分。
[0037]IV族半導體基板是硅基板或鍺基板等具有由IV族半導體構成的(111)面的基板。IV族半導體基板例如為硅(I 11)基板或者硅(100)基板。在IV族半導體基板為硅(100)基板的情況下，除(100)面之外還形成有(111)面。
[0038]IV族半導體基板具有包含(111)面的部分。該部分呈η型和P型中的任意一種。所述部分呈現的導電型也稱為“第一導電型”。因此，既可以是僅IV族半導體基板的包含(111)面的一部分呈第一導電型，也可以是IV族半導體基板整體呈第一導電型。例如，IV族半導體基板也可以是具有端面為(111)面的IV族半導體層的IV族半導體基板。另外，IV族半導體基板也可以被摻雜為η型或者P型。在摻雜于IV族半導體基板的摻雜劑中，使用使該基板呈η型或者P型的摻雜劑。例如，在使IV族半導體基板呈P型的摻雜劑的示例中包括B、Al、Ga、In以及TI。另外，在使IV族半導體基板呈η型的摻雜劑的示例中包括N、P、As、Sb以及B i。
[0039]另外，可以在IV族半導體基板的表面形成絕緣膜。在絕緣膜的示例中包括氧化硅膜以及介電常數為3.9以上的化合物。在介電常數為3.9以上的化合物的膜的示例中包括氮化硅以及Hf AlO。
[0040]II1-V族化合物半導體納米線是由II1-V族化合物半導體構成的直徑為2?lOOnm、長度為50nm?ΙΟμπι的結構體。II1-V族化合物半導體納米線例如以其長軸與(111)面垂直的方式配置在IV族半導體基板的(111)面上。II1-V族化合物半導體可以是由兩種元素構成的半導體、由三種元素構成的半導體、由四種元素構成的半導體、由四種以上元素構成的半導體之中的任意一種。
[0041]在由兩種元素構成的II1-V族化合物半導體的示例中包括InAs、InP、GaAs、GaN、InSb、GaSb以及AlSb。在由三種元素構成的II1-V族化合物半導體的示例中包括AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb以及AllnSb。在由四種以上元素構成的111-￥族化合物半導體的示例中包括11163厶11厶111163?、11163厶8?、6311^8111163厶1513、InGaAsSb 以及 AlInGaPSb。
[0042]II1-V族化合物半導體納米線包含第一區域和第二區域。第一區域是與IV族半導體基板的(111)面接合的部分，并從(111)面上豎起。第二區域是與第一區域相連的部分。例如，第一區域是將II1-V族化合物半導體納米線相對于其長軸方向一分為二時的基板側的部分，第二區域是與基板側相反一側的部分。
[0043]第一區域摻雜有第一導電型摻雜劑，從而產生后述的柵極電壓的偏移。即，上述第一區域含有第一導電型摻雜劑以及第二導電型摻雜劑中的一種或者兩種，所述第一導電型摻雜劑用于使II1-V族化合物半導體呈所述第一導電型，所述第二導電型摻雜劑用于使II1-V族化合物半導體呈所述第二導電型。例如，上述第一區域可以是，在無摻雜(non-dope) 的情況下為 i 型的 II1-V族化合物半導體中摻雜有第一導電型摻雜劑以及第二導電型摻雜劑中的一種或者兩種。另外，上述第一區域也可以是，雖在無摻雜的情況下為P型、但因非有意的摻雜劑的存在而呈現η型的II1-V族化合物半導體中摻雜有第一導電型摻雜劑以及第二導電型摻雜劑中的一種或者兩種。進一步，上述第一區域還可以是，雖在無摻雜的情況下為η型、但因非有意的摻雜劑的存在而呈現P型的II1-V族化合物半導體中摻雜有第一導電型摻雜劑以及第二導電型摻雜劑中的一種或者兩種。
[0044]第一區域中的第一導電型摻雜劑以及第二導電型摻雜劑的濃度可從下述范圍中適當決定:即，從單獨摻雜第一導電型摻雜劑或者第二導電型摻雜劑時作為摻雜劑而有效濃度，到在第一區域中能夠用一種摻雜劑的影響來實質性地抵消另一種摻雜劑的影響的濃度。例如，第一區域中的第一導電型摻雜劑以及第二導電型摻雜劑中的至少一種的濃度為，大于等于I X 114Cnf3且小于第二區域中的第二導電型摻雜劑的濃度。
[0045]另外，在第一區域含有第一導電型摻雜劑以及第二導電型摻雜劑兩者的情況下，從用一種摻雜劑的影響來實質性地抵消另一種摻雜劑的影響的觀點來看，優選第一導電型摻雜劑以及第二導電型摻雜劑中的一種的濃度小于另一種的濃度。例如，當在無摻雜的情況下為i型、但因非有意的摻雜劑的存在而呈現第二導電型的II1-V族化合物半導體的第一區域中摻雜第一導電型摻雜劑時，如果是為了通過第一導電型摻雜劑的摻雜來抑制因非有意摻雜導致的第二導電型，則第一導電型摻雜劑的濃度小于第二區域中的第二導電型摻雜劑的濃度，并且優選小于第一區域中的第二導電型摻雜劑的濃度。
[0046]一旦第一導電型摻雜劑的濃度過低，將會出現無法合理地控制第一區域的導電型的情況，而一旦第一導電型摻雜劑的濃度過高，將會導致實質性的接觸界面變成第一區域與第二區域之間的界面，因此不推薦。第一導電型摻雜劑的濃度以及第二導電型摻雜劑的濃度均可通過下述方式求得，即、將無摻雜的上述InAs納米線制作在η型、P型或者i型的娃基板上從而制作成豎直型FET結構，并根據該納米線的閾值電壓計算出濃度。這樣的第一區域例如能夠通過間歇性地摻雜后述的第一導電型摻雜劑來形成。從上述觀點來看，第一區域中的所述第一導電型摻雜劑的濃度更加優選為達到I X 114-1X 117Cnf3的量。
[0047]第一導電型摻雜劑的種類既可以是一種也可以是一種以上。在用于使第一區域呈P型的第一導電型摻雜劑的示例中包括Zn、Cd、Hg、Te以及C。在用于使第一區域呈η型的第一導電型摻雜劑的示例中包括C、S1、Ge、Sn、0、S、Se以及Po。
[0048]從合理地調整第一區域的導電型的觀點來看，優選第一導電型摻雜劑是用于賦予與沒有摻雜第一導電型摻雜劑的II1-V族化合物半導體所呈現的導電型相反的導電型的摻雜劑。即，對于呈η型的II1-V族化合物半導體，優選P型的第一導電型摻雜劑，對于呈P型的II1-V族化合物半導體，優選η型的第一導電型摻雜劑。在此，“沒有摻雜第一導電型摻雜劑的II1-V族化合物半導體”包括由于非有意的摻雜劑的摻雜(混入)而呈現特定導電型的II1-V族化合物半導體。例如能夠通過不摻雜第一導電型摻雜劑而形成第一區域，并對該第一區域的導電型進行測定來確定這樣的第一導電型摻雜劑。
[0049]第二區域呈η型以及P型中的與第一導電型不同的導電型。第二區域所呈現的導電型也稱為“第二導電型”。呈現第二導電型的第二區域能夠通過摻雜第二導電型摻雜劑來形成。第二導電型摻雜劑的種類既可以是一種也可以是一種以上。第二導電型摻雜劑例如可從作為第一導電型摻雜劑而示例出的摻雜劑中進行選擇。
[0050]源電極與本發明的TFET的源極區域連接，漏電極與本發明的TFET的漏極區域連接。源電極以及漏電極例如為Ti/Au合金膜或Ti/Al/Ti/Au合金膜、Ge/Au/Ni/Au合金膜等。
[0051]源電極以及漏電極的位置根據本發明的TFET的結構而變化。例如，在IV族半導體基板作為源極區域而發揮其功能、II1-V族化合物半導體納米線的第一區域(與IV族半導體基板的(I 11)面接合)作為通道(Channel)區域而發揮其功能、II1-V族化合物半導體納米線的第二區域(除第一區域以外的區域)作為漏極區域而發揮其功能的情況下，源電極連接在IV族半導體基板上，漏電極連接在II1-V族化合物半導體納米線的第二區域。
[0052]另一方面，在IV族半導體基板作為漏極區域而發揮其功能、II1-V族化合物半導體納米線的第一區域(與IV族半導體基板的(111)面接合)作為通道區域而發揮其功能、II1-V族化合物半導體納米線的第二區域(除第一區域以外的區域)作為源極區域而發揮其功能的情況下，源電極連接在II1-V族化合物半導體納米線的第二區域，漏電極連接在IV族半導體基板上。
[0053]柵電極能夠使電場作用于所述接合界面。通常，在通道區域(IV族半導體基板以及II1-V族化合物半導體納米線的一方或者雙方)上配置柵極電介質膜，柵電極配置在所述柵極電介質膜上。
[0054]在能夠獲得本發明的效果的范圍內，本發明的TFET也可以進一步包含除上述構成要素以外的其他構成要素。在這樣的構成要素的示例中包括絕緣保護膜。絕緣保護膜被配置為，其厚度方向為II1-V族化合物半導體納米線的長軸方向。絕緣保護膜既可以配置在整個IV族半導體基板上，也可以配置在一部分IV族半導體基板上。從保護II1-V族化合物半導體納米線、柵極電介質膜以及柵電極的觀點來看，優選絕緣保護膜的厚度為覆蓋II1-V族化合物半導體納米線的第一區域和第二區域的至少一部分的厚度。從能夠充分獲得電絕緣性的觀點、以及能夠通過具有使納米線不發生彎曲的程度的低粘性溶液來形成的觀點來看，優選絕緣保護膜為BCB (苯并環丁烯)層。
[0055]在本發明的TFET中，優選所述接合界面無位錯且無缺陷，但也可以含有少量的位錯或者缺陷。具體而言，所述接合界面中的失配位錯(misfit dislocat1n)的周期只要大于根據所述IV族半導體與所述II1-V族化合物半導體的晶格失配所計算出的失配位錯的周期即可。另外，所述接合界面中的穿透位錯(threading dislocat1n)的密度只要在O?101()個/cm2的范圍內即可。通過由后述的本發明的TFET的制造方法來制造本發明的TFET，能夠制造出具有基本上無位錯且無缺陷的接合界面的本發明的TFET。
[0056]在本發明的TFET中，所述接合界面作為隧道層而發揮其功能。如后面的實施方式所示，在本發明的TFET中，通過對柵電極施加正向或者負向偏壓(bias)，使源極區域(IV族半導體基板或者II1-V族化合物半導體納米線)內的載流子基于隧道現象而移動到通道區域(II1-V族化合物半導體納米線或者IV族半導體基板)內(變為導通狀態)。該動作相當于CMOS開關的η型或者P型MOSFET的開關動作(圖5A、圖5B)。
[0057]本發明的TFET通過利用在IV族半導體基板與II1-V族化合物半導體納米線之間的接合界面中產生的電勢(potential )，能夠在小于等于60mV/dec的亞閾值下動作(參照實施例)。通過將本發明的TFET用作開關元件，能夠削減半導體設備的消耗電力。其結果是，還能夠實現節能以及降低環境負擔。
[0058]另外，在本發明的TFET中，通過對II1-V族化合物半導體納米線中的第一區域的導電型進行適當調整，使閾值電壓(threshold voltage，臨界值電壓)向正側或者負側偏移。因此，通過適當調整第一區域的導電型，能夠任意地控制導通狀態所需的供給電壓(柵極電壓)的符號以及大小(圖7)。
[0059]2、本發明的TFET的制造方法
[0060]本發明的TFET的制造方法包括:納米線生長步驟、柵電極形成步驟和源電極及漏電極形成步驟。
[0061]“納米線生長步驟”是使II1-V族化合物半導體納米線從IV族半導體基板中的呈第一導電型的(111)面上生長的步驟。“柵電極形成步驟”是形成柵電極的步驟，該柵電極用來產生用于對源電極以及漏電極間的載流子的流動進行控制的電場。以對所述IV族半導體基板與所述II1-V族化合物半導體納米線的界面產生作用的方式配置該柵電極。“源電極及漏電極形成步驟”是如下步驟:以不與所述II1-V族化合物半導體納米線接觸的方式，在所述IV族半導體基板上形成所述源電極及所述漏電極中的任意一個，以及在所述II1-V族化合物半導體納米線上形成所述源電極及所述漏電極中的另一個。
[0062]除納米線生長步驟以外的步驟能夠根據以往的技術來進行，例如按照專利文獻I中記載的方法來進行。
[0063]在本發明的TFET的制造方法中，在“納米線生長步驟”之前，根據需要可先執行IV族半導體基板的預處理步驟。在這種預處理步驟的示例中包括形成具有開口部的絕緣膜的步驟。
[0064]在形成有絕緣膜的、具有(111)面的IV族半導體基板的示例中包括η型娃(111)基板、P型硅(111)基板、通過各向異性蝕刻使(111)面表面的一部分或者整個面露出的硅
(100)基板。作為絕緣膜的氧化硅膜，例如能夠通過對硅基板進行熱氧化或者通過濺射法等一般的薄膜形成法而形成。絕緣膜的厚度并無特殊限定，例如為20nm左右即可。
[0065]絕緣膜的開口部可通過使用電子束光刻技術、光刻技術、納米壓印光刻技術等微細圖案加工技術來形成。開口部的形狀可任意設定，開口部的形狀例如包括三角形、四邊形、六邊形以及圓形。開口部的直徑例如為2?I OOnm左右即可。一旦開口部的直徑過大，則有可能導致在所述接合界面中形成大量的位錯或者缺陷。在將多個開口部周期性地排列在一個IV族半導體基板上的情況下，開口部的間隔例如為1nm至數微米左右。
[0066]另外，在上述預處理步驟的示例中包括高溫熱處理。高溫熱處理是用于去除形成在IV族半導體基板的(111)面上的自然氧化膜的處理。所述自然氧化膜會阻礙II1-V族化合物半導體納米線的生長。通過對設置有所述開口部的IV族半導體基板進行高溫熱處理去除自然氧化膜。通過去除自然氧化膜，使IV族半導體基板的表面(開口部內的(111)面)露出。高溫熱處理例如能夠在氫氣或氮氣、氬氣等惰性氣體環境中以約900°C的條件進行。
[0067]另外，在上述預處理步驟的示例中包括低溫熱處理。低溫熱處理是如下的處理:將高溫熱處理后的IV族半導體基板的溫度降低到II1-V族化合物半導體納米線生長時的溫度或者更低的溫度，例如降低到400°c左右，從而將IV族半導體基板的(111)面設置成(111)1X I面。
[0068]本來，高溫熱處理后的(111)面是以IX I結構構成的，但是，有時在冷卻過程中會轉換成(111)2 X I面。然而，通過將IV族半導體基板的溫度降低到400°C左右，能夠重新將(111)2 X I面轉換成(111)1 X I面。此外，“(111)2 X I面”是指構成原子排列的最小單位形成為2原子間隔X I原子間隔的面。“(111)1 X I面”是指構成原子排列的最小單位形成為I原子間隔X I原子間隔的面。
[0069]所述低溫熱處理在約350?450°C(例如約400°C)的溫度下進行即可。低溫熱處理優選在氫氣、氮氣、氬氣、氦氣等惰性氣體環境下進行。
[0070]進一步，在本發明的TFET的制造方法中，在“納米線生長步驟”中，根據需要可進行用于納米線生長的準備步驟。在這種準備步驟的示例中包括將(111)面轉換成(Ul)A面或者(Ill)B面的步驟。“(lll)A面”是指表面配置有III族元素的(111)面。另外，“(lll)B面”是指表面配置有V族元素的(111)面。II1-V族化合物半導體的(I 11 )A面或者(111 )B面為如下結構，即由(111)2X2面、也就是最小單位為2原子間隔X2原子間隔的周期而構成的結構。因此，如果在IV族半導體基板的表面上以小于2原子間隔X 2原子間隔的最小單位配置有III族元素或者V族元素，則II1-V族化合物半導體易于在該表面生長。
[0071]將(111)面轉換成(Ill)A面或者(Ill)B面的步驟可通過向IV族半導體基板的(111)面供給III族原料或者V族原料來進行。將(111)面轉換成(I 11) A面或者(I 11) B面的工序既可以在將IV族半導體基板的表面轉換成(111)1 X I面的工序之后進行，也可以與轉換成(111)1 X I面的工序同時進行。例如，通過低溫熱處理將IV族半導體基板的(111)2X1面轉換成(111)1 XI面，并向IV族半導體基板的表面供給III族原料或者V族原料，由此能夠將(111)1 X I面轉換成(Ill)A面或者(Ill)B面(圖4A、圖4B)。
[0072]III族原料優選為含有硼、鋁、鎵、銦或鈦(也可以是有機金屬化合物)的氣體。III族原料例如為三甲基銦等有機烷基金屬化合物。V族原料優選為含有氮、磷、砷、銻或鉍(也可以是有機金屬化合物)的氣體。V族原料例如為氫化砷(arsine:胂;AsH3)。111族原料或者V族原料的供給優選在400至500°C下進行。
[0073]另外，在所述準備步驟的示例中包括交替原料供給調制法。“交替原料供給調制法”是指如下方法，即交替地向IV族半導體基板提供含有III族元素的原料氣體以及含有V族元素的原料氣體，以在通過絕緣膜的開口部而露出的(111 )A面或(111 )B面上形成II1-V族化合物半導體的薄膜。交替原料供給調制法可在為了使II1-V族化合物半導體納米線生長而需要的溫度下進行，并優選在比該溫度更低的溫度下進行。例如，交替原料供給調制法在II1-V族化合物半導體納米線生長時的溫度下進行，或者在約400°C下進行，或者一邊從400 0C開始升溫一邊進行即可。
[0074]具體而言，在IV族半導體基板上形成有(Ill)A面的情況下，首先供給含有III族元素的原料氣體，之后供給含有V族元素的原料氣體。進一步，交替反復供給含有III族元素的原料氣體以及含有V族元素的原料氣體。另一方面，在IV族半導體基板上形成有(Ill)B面的情況下，首先供給含有V族元素的原料氣體，之后供給含有III族元素的原料氣體。進一步，交替反復供給含有V族元素的原料氣體以及含有III族元素的原料氣體。
[0075]含有V族元素的原料氣體的供給時間以及含有III族元素的原料氣體的供給時間分別為數秒程度即可。另外，優選在供給含有V族元素的原料氣體與供給含有III族元素的原料氣體之間設置數秒的間隔(interval)。交替供給含有V族元素的原料氣體以及含有III族元素的原料氣體，直到II1-V族化合物半導體的薄膜達到期望的厚度為止即可。通過數次反復供給氣體，形成II1-V化合物半導體的薄膜。
[0076]該交替原料供給調制法還具有如下的補償效果:即使在將IV族半導體基板的(111)I X I面轉換成(Ill)A面或者(Ill)B面時存在未能轉換的部位，也能夠再次形成(111)A面或者(Ill)B面。其原因在于，通過交替原料供給調制法，IV族元素與III族元素或者V族元素會發生鍵合。
[0077]在交替原料供給調制法之后為了使半導體納米線生長而升高基板溫度時，通過交替原料供給調制法形成的II1-V化合物半導體的薄膜防止吸附在基板上的III族元素和/或V族元素因熱而產生分離。
[0078]納米線生長步驟包括如下步驟:一邊向所述(111)面上供給III族原料及V族原料，一邊間歇性地摻雜所述第一導電型摻雜劑及所述第二導電型摻雜劑中的一種或者兩種，從而形成呈現擬本征的第一區域(第一區域形成步驟)；以及向形成在所述(111)面上的第一區域供給III族原料及V族原料，并根據需要一并摻雜所述第二導電型摻雜劑，從而形成第二區域(第二區域形成步驟)，所述第二區域與所述第一區域相連且呈η型以及P型中的另一種即第二導電型。除了第一區域以及第二區域之外，“ II1-V族化合物半導體納米線”例如也可以包括通過上述納米線生長的準備步驟形成的、源于該納米線的原料的部分。
[0079]在第一區域形成步驟以及第二區域形成步驟中的任意一個步驟中，II1-V族化合物半導體納米線的生長均可通過將III族原料以及V族原料供給到(111)面上的方法來進行，例如通過有機金屬化學氣相外延法(在以下的說明中也稱為“M0VPE法”)或分子束外延法(在以下的說明中也稱為“ΜΒΕ法”)等方法進行。優選通過MOVPE法來進行111 -V族化合物半導體納米線的生長。
[0080]基于MOVPE法而形成半導體納米線可使用通常的MOVPE裝置來進行。也就是說，只要在規定的溫度和減壓條件下提供含有III族元素的原料氣體以及含有V族元素的原料氣體即可。例如，在形成InAs納米線時，在約540°C下提供含有氫化砷(AsH3)以及三甲基銦的氣體即可。另外，在形成GaAs納米線時，在約750°C下提供含有氫化砷以及三甲基鎵的氣體即可。另外，在形成InGaAs納米線時，在約670 V下提供含有氫化砷、三甲基銦和三甲基鎵的氣體即可。
[0081 ]在第一區域形成步驟中，III族原料以及V族原料被供給到上述IV族半導體基板的
(111)面。在形成有基于交替原料供給調制法的所述薄膜的情況下，III族原料以及V族原料被供給到該薄膜。通常，III族原料以及V族原料的供給量是固定的。在第一區域形成步驟中，根據需要，既可以連續地或者間歇性地改變一種原料的供給量，也可以間歇性地供給兩種原料。
[0082]在第一區域形成步驟中，以與III族原料以及V族原料的供給并行的方式，間歇性地摻雜第一導電型摻雜劑以及第二導電型摻雜劑中的一種或者兩種，從而形成第一區域。所形成的第一區域呈現擬本征。“擬本征”是指，根據第一導電型摻雜劑以及第二導電型摻雜劑在第一區域中的濃度而確定的第一區域的導電型。例如，擬本征為如下導電型:在即使不摻雜摻雜劑仍呈現出第一導電型或者第二導電型的、構成第一區域的半導體中摻雜第二導電型摻雜劑或者第一導電型摻雜劑，從而以在電性方面抵消該半導體原始的一部分或者全部導電型的方式調整出的導電型。擬本征既可以是η型，也可以是P型，還可以是i型。
[0083]此外，擬本征中的“i型”是指，例如第一區域的η型摻雜劑的濃度以及P型摻雜劑的濃度均大于等于IXlO15Cnf3，且第一區域的電阻值大于等于0.1Ω.cm。上述電阻值例如能夠根據四探針電壓電流特性或晶體管特性的非線性區域的電流斜率等求得。
[0084]所述第一區域有時會包含所述第二導電型摻雜劑。例如，當III族原料或者V族原料含有微量的有機催化劑時，因該有機催化劑而產生的碳原子將會被摻雜在第一區域中。該碳原子在所述II1-V族化合物半導體納米線中作為η型摻雜劑而發揮其作用。
[0085]在這種情況下，在第一區域形成步驟中，從將第一導電型的特性賦予給在無摻雜的情況下呈現出第二導電型的第一區域，并使柵極電壓偏移(例如，從負向向正向偏移)的觀點來看，第一導電型摻雜劑的摻雜量優選為，第一區域中的所述第一導電型摻雜劑的濃度大于等于I X 114Cnf3且小于第二導電型摻雜劑的濃度，更加優選為I X 114-1 X 117Cm-3的量。另外，從以適當的量來使柵極電壓偏移的觀點來看，優選地，在第一區域形成步驟中，每次摻雜所述第一導電型摻雜劑的時間為0.1?5秒，所述第一導電型摻雜劑的摻雜間隔為I?29.5秒。
[0086]在第二區域形成步驟中，從形成呈現出適度的第二導電型的第二區域的觀點來看，優選一邊供給III族原料以及V族原料，一邊摻雜第二導電型摻雜劑，以形成呈現第二導電型的所述第二區域。根據通過供給III族原料以及V族原料而形成的II1-V族化合物半導體納米線的導電型，可省略第二區域形成步驟中的第二導電型摻雜劑的摻雜。
[0087]通過以上工序，能夠使包含第一區域以及第二區域的II1-V族化合物半導體納米線以其長軸垂直于(111)面的方式形成在IV族半導體基板的(111)面上。以這種方式形成II1-V族化合物半導體納米線時的所述接合界面基本上無錯位且無缺陷。
[0088]在柵電極形成步驟中形成柵電極。柵電極例如能夠通過使用光刻法的方法形成。在這種方法中，例如以光刻膠膜(resist film)遮掩除電極形成預定部位以外的區域，并蒸鍍金、鉑、鈦、鉻、鋁、鈀、鉬等金屬或者多晶硅等半導體，進而去除(剝離)光刻膠膜。另外，也可以在蒸鍍鈦之后，進一步蒸鍍金進行層疊，從而形成雙層結構的電極。
[0089]如上所述，優選為，柵電極被配置在柵極電介質膜上。在這種情況下，柵電極形成在柵極電介質膜上。形成柵極電介質膜的方法并無特殊限定。例如，只要使用ALD(原子層沉積(atomic layer deposit1n))法等形成由氧化娃(Si02)、氧化招(AI2O3)、氧化給(Hf02)或者氧化鋯(ZrO2)構成的膜即可。
[0090]在源電極及漏電極形成步驟中形成源電極以及漏電極。形成源電極以及漏電極的方法例如能夠與柵電極同樣地使用光刻法來形成。
[0091]源電極、漏電極以及柵電極之中的、形成于II1-V族化合物半導體納米線的第二區域中的源電極或者漏電極在納米線生長步驟之后形成。但是，除形成在所述第二區域中的源電極或者漏電極以外，形成其他電極的時期并無特殊限定，只要是根據TFET的結構能夠配置在期望的位置即可。
[0092]通過以上的步驟，能夠制造出本發明的TFET。
[0093]根據上述TFET的制造方法，通過適當選擇第一區域的摻雜劑的種類，并間歇性地摻雜該摻雜劑，能夠制造出具有期望的特性的TFET。
[0094]下面，參照附圖，對本發明的隧道場效應晶體管(TFET)的實施方式進行說明。
[0095]圖1是示出本實施方式的TFET的結構的剖面圖。如圖1所示，本實施方式的TFET100具有高摻雜成P型的硅基板110、絕緣膜120、ΙΙΙ-ν族化合物半導體納米線130、柵極電介質膜140、絕緣保護膜150、源電極160、漏電極170以及柵電極180。
[0096]硅基板110是高摻雜成P型的硅(111)基板。
[0097]絕緣膜120是絕緣性的膜，其至少包覆P型硅基板110的兩個面中的配置有II1-V族化合物半導體納米線130的面((111)面)。絕緣膜120例如是膜厚為20nm的氧化硅(S12)膜。P型硅基板110的(111)面與II1-V族化合物半導體納米線130直接接觸，從而形成接合界面。在該接合界面不存在絕緣膜120。
[0098]II1-V族化合物半導體納米線130例如是直徑為20nm、長度為300nm的由II1-V族化合物半導體構成的納米線。II1-V族化合物半導體納米線130包括摻雜有P型摻雜劑的第一區域132、以及高摻雜成η型的第二區域134。II1-V族化合物半導體納米線130以其長軸大致垂直于所述(111)面的方式配置在P型硅基板110的(111)面上。第一區域132(擬本征半導體)比第二區域134(η型半導體)更靠近P型硅基板110側(P型半導體)。第一區域132以及P型硅基板110的接合界面(例如接合部中的(111)面等)基本上無位錯且無缺陷。如圖2Α以及圖2Β所示，II1-V族化合物半導體納米線130的形狀為六棱柱狀。
[0099]柵極電介質膜140是包覆絕緣膜120的表面以及II1-V族化合物半導體納米線130的側面(第一區域132的側面以及第二區域134的側面的一部分)的絕緣膜。柵極電介質膜140例如是鋁酸鉿(HfAlOx)膜等高電介質膜。
[0100]絕緣保護膜150是包覆II1-V族化合物半導體納米線130、柵極電介質膜140以及柵電極180的、由BCB等絕緣樹脂構成的膜。
[0101]源電極160配置在P型硅基板110的背面(與配置有II1-V族化合物半導體納米線130的面相反側的面)，并連接在P型硅基板110(ρ型半導體)上。P型硅基板110與源電極160直接接觸，從形成界面，在該界面不存在絕緣膜120。源電極160例如是形成在P型硅基板110的背面的Ti/Au合金膜。源電極160也可以配置在P型硅基板110的兩個面之中配置有II1-V族化合物半導體納米線130的面上。
[0102]漏電極170配置在II1-V族化合物半導體納米線130以及絕緣保護膜150上，并連接在II1-V族化合物半導體納米線130的第二區域134(n型半導體)。漏電極170例如是配置在II1-V族化合物半導體納米線130以及絕緣保護膜150上的Ti/Au合金膜、Ti/Al/Ti/Au合金膜或者Ge/Au/Ni/Au合金膜。
[0103]柵電極180以覆蓋第一區域132周圍的方式配置在柵極電介質膜140上。柵電極180例如是形成在柵極電介質膜140上的W膜或者Ti/Au合金膜。
[0104]圖3A?圖3F是概略性地示出TFET100的制造方法的一例的圖。圖4A?圖4C是示出111 -V族化合物半導體納米線130的制作工序的一例的圖。下面，參照這些圖，對TFET100的制造方法進行說明。
[0105]首先，準備P型硅基板110。在P型硅基板110的表面，通過熱氧化法形成由氧化硅(S12)構成的膜厚為20nm的絕緣膜120。在絕緣膜120上形成有開口部122。開口部122的直徑例如為20nm。開口部122通過光刻法等形成。此外，也可以預先在P型硅基板110的背面配置源電極160。
[0106]對P型硅基板110進行高溫熱處理，該高溫熱處理在一定時間內將該基板的溫度保持在900°C。如圖4A的A區所示，高溫熱處理例如在惰性氣體環境中以約900°C的條件進行。在圖4A中，“折線”表示基板的溫度。如上所述，在本實施方式中，接下來將P型硅基板100的溫度維持在約400°C，并為了將(111)面設置成(Ill)A面或者(Ill)B面，向(111)面供給III族元素或者V族元素(圖4A的B區)。例如，如圖4A所示，為了將(111)面設置成(Ill)B面，繼高溫熱處理之后，一邊將基板溫度保持在400°C，一邊向(111)面供給含有V族元素的原料氣體、S卩AsH3氣體。在圖4A中，沿橫向延伸的“橫條”表示原料氣體的種類及其供給的時機(timing)。
[0107]接著，如圖3A所示，通過MOVPE法使II1-V族化合物半導體納米線130從通過開口部122露出的P型硅基板110的(111)面生長。此時，優選在使II1-V族化合物半導體納米線130生長之前，通過交替原料供給調制法在P型硅基板110的(111)面上形成II1-V族化合物半導體的薄膜。
[0108]交替原料供給調制法在圖4A中的C區進行。在交替原料供給調制法中，使基板的溫度逐漸向II1-V族化合物半導體納米線130生長時的溫度上升。另外，在交替原料供給調制法中，在本實施方式中是如圖4B所示那樣，交替供給作為II1-V族化合物半導體納米線130的基材的含有III族元素及V族元素的原料氣體即TMIn(三甲基銦)氣體與AsH3氣體。
[0109]例如，各原料氣體的供給時間為2秒，各原料氣體的供給間隔為I秒。在該間隔期間，將氫氣供給到(111)面。在交替原料供給調制法中，當以由圖4B中的箭頭表示的、各供給一次TMIn氣體和AsH3氣體以及在供給各原料氣體后供給兩次氫氣作為一個循環(cycle)時，該循環將會被重復多次(例如30次)。
[0110]接著，進行II1-V族化合物半導體納米線130的第一區域132的生長。第一區域132的生長在圖4A中的D區進行。在第一區域132的生長中，基板的溫度保持恒定(例如540°C)。如圖4C所示，在第一區域132的生長中，一方面連續供給作為基材的AsH3氣體和TMIn氣體，另一方面，為了將作為P型摻雜劑的Zn摻雜到第一區域132而間歇性地供給DEZn(二乙基鋅)氣體。
[0111]例如，在AsH3氣體和TMIn氣體被供給30秒的期間內，DEZn氣體被供給X秒。即,DEZn氣體被供給X秒，然后經過(30-X)的間隔，再次被供給X秒。DEZn氣體的每一次的供給時間X能夠在可在第一區域132中獲得補償摻雜效果的范圍內合理地確定出來，例如為0.5?5秒。供給時間X在D區既可以相同也可以不同。在第一區域132的生長中，當以由圖4C中的箭頭表示的、供給一次DEZn氣體以及一次間隔作為一個循環時，該循環將會被重復多次(例如30次)。
[0112]接著，進行II1-V族化合物半導體納米線130的第二區域134的生長。第二區域134的生長在圖4A中的E區進行。在第二區域134的生長中，基板的溫度也保持恒定(例如540°C)。如圖4A所示，在第二區域134的生長中，在本實施方式中，為了將作為η型摻雜劑的Si摻雜到第二區域134，與作為基材的AsH3氣體及TMIn氣體一并地連續供給SiH4氣體。
[0113]在形成第一區域132以及第二區域134之后，如圖3Β所示，通過柵極電介質膜140覆蓋絕緣膜120的表面以及II1-V族化合物半導體納米線130的表面，并且接著通過柵電極180覆蓋柵極電介質膜140。柵極電介質膜140例如通過ALD法形成。柵電極180例如通過濺射法形成。
[0114]接著，如圖3C所示，在P型硅基板110的表面上形成絕緣保護膜150。絕緣保護膜150例如通過旋涂(spin coat)法形成。
[0115]接著，如圖3D所示，分別局部性去除絕緣保護膜150、柵電極180以及柵極電介質膜140，并使II1-V化合物半導體納米線130的頂部(第二區域134的端部)以及柵極電介質膜140露出。上述的局部性去除例如可通過反應性離子蝕刻(reactive 1n etching)法進行。
[0116]接著，如圖3E所示，在形成絕緣保護膜150之后重新使II1-V族化合物半導體納米線130的頂部露出。然后，如圖3F所示，在絕緣保護膜150的表面形成漏電極170，在P型硅基板110的背面形成源電極160。漏電極170以及源電極160例如通過真空蒸鍍形成。
[0117]在TFET100中，II1-V族化合物半導體納米線130的第一區域132與硅基板110的
(111)面的接合面作為隧道層而發揮其功能。如圖5A所示，在TFET100中，通過對柵電極180施加正偏壓，P型硅基板110內的載流子通過隧道現象移動到II1-V族化合物半導體納米線130內(形成導通狀態)。該動作相當于CMOS開關的η型MOSFET的開關動作。
[0118]另外，TFET100包括高摻雜成P型的硅基板110、摻雜成P型的第一區域132以及摻雜成η型的第二區域134。因此，由后述的實施例可知，與包括無摻雜的第一區域的TFET相比，能夠使柵極電壓向正側偏移。
[0119]另外，通過對II1-V族化合物半導體納米線中的第一區域的導電型進行適當調整，使閾值電壓(臨界值電壓)向正側或者負側偏移，因此，通過改變II1-V族化合物半導體的種類，能夠任意控制導通(ON)狀態所需的供給電壓。
[0120]另外，由于通過絕緣保護膜150包覆II1-V族化合物半導體納米線130的周圍，因此，還能夠使多個TFET100集成化。
[0121]此外，在TFET100中，雖然在硅基板110中使用了高摻雜成P型的硅基板，但是，本發明的TFET也能夠使用高摻雜成η型的硅(111)基板制作出來。在這種情況下，向第一區域132間歇性地摻雜η型摻雜劑，并向第二區域134連續摻雜P型摻雜劑。在這樣制作出的TFET中，II1-V族化合物半導體納米線的第一區域與η型硅基板的(111)面的接合面作為隧道層而發揮其功能。
[0122]如圖5Β所示，在上述的TFET中，通過對柵電極施加負偏壓，η型硅基板內的載流子通過隧道現象移動到II1-V族化合物半導體納米線內(形成導通狀態)。該動作相當于CMOS開關的P型MOSFET的開關動作。另外，與包括無摻雜的第一區域的TFET相比，所述TFET能夠使柵極電壓向負側偏移。
[0123]根據本實施方式，能夠提供一種可在較小的亞閾值(小于等于60mV/dec)下動作的TFET以及開關元件。另外，根據本實施方式，能夠提供一種TFET以及開關元件，其在因正向柵極電壓而使電流值增大的元件的情況下，可在偏正側的啟動電壓下動作，而在因負向柵極電壓而使電流值增大的元件的情況下，可在偏負側的啟動電壓下動作。該TFET以及開關元件能夠容易地制造出來。
[0124]實施例
[0125]下面，參照實施例，對本發明進行詳細說明，但本發明并不被這些實施例限定。
[0126]首先，通過下述方法制作現有的TFET(TFET-A)。
[0127][比較例1:TFET-A的制作]
[0128]I)基板的準備
[0129]對P型硅(111)基板(載流子濃度:7X1018cm—3)進行熱氧化處理，在表面形成膜厚為20nm的氧化硅膜。通過電子束光刻法以及濕法化學蝕刻法在氧化硅膜上周期性地形成開口部，使硅基板的表面露出。將開口部的形狀設置成六邊形，并將開口部的投影面積直徑設置成lOOnm。
[0130]2) InAs納米線的制作
[0131]將形成有開口部的基板設置在減壓臥式MOVPE裝置(HR2339;大陽日酸株式會社制造)中。通過使MOVPE裝置的內溫上升到925°C后維持5分鐘，從而去除形成在硅基板的開口部表面的自然氧化膜。接著，使裝置的內溫從925°C下降到400°C。一并供給氫化砷與氫氣(載流子氣體)。將氫化砷的分壓設置成1.3 X 10—4atm。
[0132]接著，通過交替原料供給調制法在硅基板的開口部形成InAs薄膜。具體而言，以2秒的三甲基銦的供給、I秒的因供給氫氣產生的間隔、2秒的氫化砷的供給、以及I秒的因供給氫氣產生的間隔的組合作為一個循環，并在2分鐘內重復20次。將三甲基銦的分壓設置成9.6 X 10—7atm，并將氫化砷的分壓設置成2.5 X 10—4atm。
[0133]接著，在使裝置的內溫上升之后，通過MOVPE法生長出長度為800nm的InAs納米線。具體而言，在使裝置的內溫從400°C上升到540°C之后，一并供給三甲基銦以及氫化砷與氫氣，以生長出長度為500nm的InAs納米線(第一區域;載流子濃度:2 X 117Cnf3)。接著，一并供給三甲基銦、氫化砷以及單硅烷與氫氣，以生長出長度為300nm的η型InAs納米線(第二區域;載流子濃度:2 X 119Cnf3) ο將三甲基銦的分壓設置成4.9 X 10—7atm，將氫化砷的分壓設置成1.3 X 10—4atm，并將單硅烷的分壓設置成7 X 10—8atm。
[0134]3) TFET 的制作
[0135]在娃基板上以及InAs納米線的側面形成柵極電介質膜，并進一步在其上形成柵電極。具體而言，通過ALD法形成膜厚為20nm的Hf0.8A1q.20膜(柵極電介質膜)。此后，通過高頻濺射法形成膜厚為10nm的W膜(柵電極)。
[0136]接著，在形成有電介質膜的硅基板上形成絕緣樹脂(BCB樹脂)膜，將硅基板上的InAs納米線包埋在絕緣樹脂中。接著，通過反應性離子蝕刻法去除絕緣樹脂上側的一部分，使InAs納米線的前端露出。
[ΟΙ37] 接著，在露出1]^8納米線的面上形成膜厚為120111]1的11(2011111)/^11(10011111)多層膜，以作為漏電極。另外，在娃基板上形成膜厚為50]11]1的11(20111]1)/^11(30111]1)多層膜，以作為源電極。由此制作出TFET-A。
[0138]接下來，制作本發明所涉及的TFET(TFET-B以及TFET-C)。
[0139][實施例1:TFET-B的制作]
[0140]在第一區域的生長中，除了與三甲基銦以及氫化砷的連續供給一并地間歇性地供給二乙基鋅之外，以與制作TFET-A同樣的方式制作TFET-B。在二乙基鋅的供給中，以I秒的供給以及29秒的間隔作為一個循環，并將該循環重復30次。將二乙基鋅的分壓設置成3 X10—Ltm13TFET-B的第一區域中的摻雜劑(Zn)的濃度為3 X 1015cm—3。此夕卜，所述濃度通過如下方式求得:將無摻雜的上述InAs納米線制作在η型娃基板上，從而制作成豎直型FET結構，并根據該納米線的閾值電壓計算出所述濃度。
[0141][實施例2:TFET_C的制作]
[0142]除了將二乙基鋅的供給循環設置成以2秒的供給以及28秒的間隔作為一個循環之夕卜，以與制作TFET-B同樣的方式制作TFET-Ct3TFET-C的第一區域中的摻雜劑(Zn)的濃度為6
XlO15Cnf30
[0143]圖6A是TFET-A的InAs納米線的掃描式電子顯微鏡圖像，圖6B是TFET-B的InAs納米線的掃描式電子顯微鏡圖像。由圖像可知，各個納米線均沿著與硅基板的(111)面垂直的方向生長。
[0144]測定了對通過所述工序制作出的TFET-A、TFET-B以及TFET-C施加柵極電壓時的漏極電流的關系。結果如圖7所示。
[0145]在圖7中，曲線A表示TFET-A的電學特性。由曲線A可知，TFET-A的亞閾值特性為21mV/dec。亞閾值低于60mV/dec證明了TFET-A是隧道FET。其中，TFET-A的啟動電壓為-0.4Vo
[0146]在圖7中，曲線B表示TFET-B的電學特性，并示出了設Zn的脈沖摻雜為I秒、摻雜間隔為29秒時的隧道FET的特性。另外，曲線C表示TFET-C的電學特性，并示出了設Zn的脈沖摻雜為2秒、摻雜間隔為28秒時的隧道FET的特性。由曲線B可知，TFET-B的啟動電壓為0.3V，TFET-B的亞閾值為30mV/dec。另外，由曲線C可知，TFET-C的啟動電壓為0.6V，TFET-C的亞閾值為 30mV/dec。
[0147]由此可知，與沒有在第一區域中摻雜Zn的TFET-A相比，在第一區域中摻雜有Zn的TFET-B以及TFET-C中，啟動電壓均向正側偏移，也均能夠維持隧道FET的特征、即急劇的亞閾值，以及能夠根據脈沖摻雜中的摻雜劑的供給時間來調整啟動電壓。
[0148]可以認為TFET-A的啟動電壓為負的原因在于，原料氣體中存在摻雜劑。即，在以無摻雜的方式制作InAs納米線時，來自有機金屬的碳原子以116?117Cnf3左右的濃度被添加到第一區域以及第二區域。其作為η型摻雜劑而發揮作用。
[0149]與此相對地，在TFET-B以及TFET-C中，通過脈沖摻雜法添加有Zn原子，該Zn原子作為II1-V族半導體的P型摻雜劑而發揮作用。即，在無摻雜層的生長中，以分壓為3X10—7atm左右的供給量，重復I或2秒的供給以及29或28秒的間隔。在以相同供給量連續添加Zn原子的情況下，納米線中的Zn原子的濃度將會達到I X 118Cnf3。
[0150]然而，通過由脈沖摻雜法供給Zn原子，可在納米量級的結構體中實現115?116Cm—3的Zn濃度。通過這樣摻雜適當的P型摻雜劑，可帶來相對于作為η型摻雜劑而發揮作用的碳原子的補償效果(補償摻雜效果)。當產生該補償效果時，無摻雜的InAs納米線將會在電學性上變為偏中性。因此，能夠制作出例如顯示與本征層等效的電學特性的納米結構體(擬本征層)。
[0151]另外，通過下述方法制作TFET。
[0152][比較例2= TFET-D的制作]
[0153]與比較例I同樣地，從P型硅(111)基板上去除自然氧化膜，接著，使減壓臥式MOVPE裝置的內溫從925°C降低到670°C，并一并供給氫化砷與氫氣(載流子氣體)(圖8Α的B區)。將氫化砷的分壓設置成1.3 X 10—4atm。
[0154]接著，通過交替原料供給調制法在娃基板的開口部形成InGaAs的薄膜(圖8A的C區)。具體而言，除了代替三甲基銦而供給三甲基銦和三甲基鎵的混合氣體之外，以與制作TFET-A同樣的方式，在上述開口部形成InGaAs的薄膜。將三甲基銦的分壓設置成9.7 X 10一7atm，將三甲基鎵的分壓設置成5.7乂10—^111，并將氫化砷的分壓設置成6.0乂10—^111。
[0155]接著，除了將裝置的內溫維持在670°C，并以上述混合氣體代替三甲基銦之外，以與制作TFET-A同樣的方式，通過MOVPE法生長出長度為800nm的InGaAs納米線。第一區域的長度為500nm，形成第一區域時的載流子濃度為6 X 116Cnf3。另外，第二區域的長度為300nm，形成第二區域時的載流子濃度為I X 1018cm—3。將三甲基銦的分壓設置成9.7X10—7atm，將三甲基鎵的分壓設置成5.7 X 10—7atm，將氫化砷的分壓設置成6.0 X 10—4atm，并將單娃燒的分壓設置成6.0 X 10—8atm。
[0156]接著，以與制作TFET-A同樣的方式，形成柵極電介質膜、柵電極、絕緣樹脂(BCB樹月旨)膜、漏電極以及源電極，從而制作出TFET-D ο TFET-D中的第一區域的導電型為η-型，第二區域的導電型為η+型。
[0157][實施例3:TFET_E的制作]
[0158]圖8A是模式化地示出實施例3、4的TFET的制造中硅基板的溫度與原料氣體的供給的圖，圖SB是模式化地示出圖8A中的D區的原料氣體的供給的脈沖摻雜的圖。
[0159]在第一區域的生長中，除了與上述混合氣體以及氫化砷的連續供給一并間歇性地供給二乙基鋅(圖8A的D區以及圖8B)之外，以與制作TFET-D同樣的方式制作TFET-E。以與TFET-B的制作中的循環相同的循環供給二乙基鋅。即，一個循環由I秒的二乙基鋅的供給以及29秒的間隔而成，并設該循環的重復次數為30次。將二乙基鋅的分壓設置成5X10—7atm。TFET-E的第一區域中的摻雜劑(Zn)的濃度為2 X 115Cnf3 JFET-E中的第一區域的導電型為i型，第二區域的導電型為η+型。
[0160][實施例4= TFET-F的制作]
[0161]除了將二乙基鋅的供給循環設為以2秒的供給以及28秒的間隔作為一個循環之夕卜，以與制作TFET-E同樣的方式制作TFET-F。TFET-F的第一區域中的摻雜劑(Zn)的濃度為2X 115Cnf3C3TFET-F中的第一區域的導電型為i型，第二區域的導電型為η+型。
[0162]測定了對TFET-D、TFET-E以及TFET-F施加柵極電壓時的漏極電流的關系。結果如圖9所示。在圖9中，曲線D表示TFET-D的電學特性，曲線E表示TFET-E的電學特性，曲線F表示TFET-F的電學特性。
[0163]由曲線D可知，TFET-D的亞閾值特性(亞閾值)為380mV/dec，TFET-D的啟動電壓為-1.0V。與此相對地，由曲線E可知，TFET-E的亞閾值為58mV/dec，TFET-E的啟動電壓為-
0.05V。另外，由曲線F可知，TFET-F的亞閾值為55mV/dec，TFET-F的啟動電壓為+0.2V。
[0164]由此可知，與實施例1以及實施例2同樣地，與沒有在第一區域中摻雜Zn的TFET-D相比，在第一區域中摻雜有Zn的TFET-E以及TFET-F中，啟動電壓也均向正側偏移，并且具有隧道FET的特征、即急劇的亞閾值。另外還可知，能夠根據脈沖摻雜中的摻雜劑的供給時間來調整該啟動電壓。
[0165]2013年8月13日申請的日本特愿2013-168048的日本專利申請中所包含的說明書、附圖以及說明書摘要的公開內容全部被本申請引用。
[0166]產業上的利用可能性
[0167]本發明的TFET例如可作為形成在半導體微處理器以及高集成電路中的開關元件使用。尤其是，在通過正向柵極電壓使電流流過的η通道晶體管的情況下，能夠使柵極電壓向正側偏移，而在通過負向柵極電壓使電流流過的P通道晶體管的情況下，能夠使柵極電壓向負側偏移。為此，能夠進一步減少柵極電壓為零時的漏極電流。因此，能夠進一步抑制待機時的漏電量，例如從省電的觀點來看是更加有效的。
[0168]附圖標記說明
[0169]100:TFET
[0170]110: P型硅基板
[0171]120:絕緣膜
[0172]122:開口部
[0173]130:1I1-V族化合物半導體納米線
[0174]132:第一區域
[0175]134:第二區域
[0176]140:柵極電介質膜
[0177]150:絕緣保護膜
[0178]160:源電極
[0179]170:漏電極
[0180]180:柵電極
【主權項】
1.一種隧道場效應晶體管，具有: IV族半導體基板，其包含呈第一導電型的部分，并且所述部分具有(111)面，其中，所述第一導電型為η型及P型中的任意一種； II1-V族化合物半導體納米線，其包含第一區域及第二區域，所述第一區域在所述(111)面上豎起，所述第二區域呈第二導電型并與所述第一區域相連，其中，所述第二導電型為η型及P型中的另一種； 源電極及漏電極中的一個，其不與所述II1-V族化合物半導體納米線接觸，且連接在所述IV族半導體基板上； 源電極及漏電極中的另一個，其連接在所述第二區域；以及 柵電極，其被配置成，作用于所述IV族半導體基板與所述第一區域的界面，從而產生用于對所述源電極及所述漏電極間的載流子的流動進行控制的電場； 所述第一區域含有第一導電型摻雜劑及第二導電型摻雜劑中的一種或者兩種，所述第一導電型摻雜劑用于使II1-V族化合物半導體呈所述第一導電型，所述第二導電型摻雜劑用于使II1-V族化合物半導體呈所述第二導電型， 所述第一區域中的所述第一導電型摻雜劑以及所述第二導電型摻雜劑的至少一種的濃度大于等于I X 114Cnf3且小于所述第二區域中的所述第二導電型摻雜劑的濃度。2.根據權利要求1所述的隧道場效應晶體管，其特征在于， 進一步具有柵極電介質膜，該柵極電介質膜至少配置在所述II1-V族化合物半導體納米線的所述第一區域的側面， 所述柵電極配置在所述柵極電介質膜上。3.一種開關元件，其特征在于， 包含權利要求1或2所述的隧道場效應晶體管。4.一種隧道場效應晶體管的制造方法，包括: II1-V族化合物半導體納米線生長步驟，從IV族半導體基板中的呈第一導電型的部分的(111)面上，生長II1-V族化合物半導體納米線，其中，所述第一導電型為η型及P型中的任意一種； 柵電極形成步驟，形成柵電極，該柵電極用于產生作用于所述IV族半導體基板與所述II1-V族化合物半導體納米線的界面的、用來對源電極及漏電極間的載流子的流動進行控制的電場； 源電極及漏電極中的任意一個的形成步驟，以不與所述II1-V族化合物半導體納米線接觸的方式，在所述IV族半導體基板上形成所述源電極及所述漏電極中的任意一個;以及源電極及漏電極中的另一個的形成步驟，在所述II1-V族化合物半導體納米線上形成所述源電極及所述漏電極中的另一個， 其特征在于，所述II1-V族化合物半導體納米線生長步驟包括: 第一區域形成步驟，在所述(111)面上，一邊供給III族原料以及V族原料，一邊間歇性地摻雜第一導電型摻雜劑及第二導電型摻雜劑中的一種或者兩種，從而形成第一區域，所述第一導電型摻雜劑用于使II1-V族化合物半導體呈所述第一導電型，所述第二導電型摻雜劑用于使II1-V族化合物半導體呈所述第二導電型；以及 第二區域形成步驟，進一步向形成在所述(111)面上的所述第一區域供給所述V族原料以及所述III族原料，形成與所述第一區域相連的、呈第二導電型的第二區域，其中，所述第二導電型為η型及P型中的另一種。5.根據權利要求4所述的隧道場效應晶體管的制造方法，其特征在于，所述第一區域含有用于使II1-V族化合物半導體呈所述第二導電型的第二導電型摻雜劑， 在所述第一區域形成步驟中，以使所述第一區域中的所述第一導電型摻雜劑的濃度達至IJl X 114?I X 117Cnf3的量，將所述第一導電型摻雜劑間歇性地供給到所述(111)面上。6.根據權利要求4或5所述的隧道場效應晶體管的制造方法，其特征在于， 所述第一區域形成步驟中的、摻雜所述第一導電型摻雜劑的時間為0.1?5秒/次，所述第一導電型摻雜劑的摻雜間隔為1.0?29.5秒。7.根據權利要求4至6中的任一項所述的隧道場效應晶體管的制造方法，其特征在于， 在所述第二區域形成步驟中，一邊向形成在所述(111)面上的所述第一區域供給所述V族原料以及所述III族原料，一邊摻雜所述第二導電型摻雜劑，從而形成呈所述第二導電型的所述第二區域。
【文檔編號】H01L29/78GK105874574SQ201480045198
【公開日】2016年8月17日
【申請日】2014年8月12日
【發明人】福井孝志, 富岡克廣
【申請人】國立研究開發法人科學技術振興機構