半導體裝置以及半導體裝置的制造方法

半導體裝置以及半導體裝置的制造方法
【專利摘要】本發明提供一種能夠使耗盡層在外周區域內更加高速地伸展，從而實現較高的耐壓的技術。半導體裝置具有元件區域和與元件區域鄰接的外周區域，所述元件區域具有絕緣柵型開關元件。在外周區域內形成有第一溝槽與第二溝槽。在第一溝槽與第二溝槽之間形成有第二導電型的表面區域。在第一溝槽的底面上形成有第二導電型的第一底面區域。在第二溝槽的底面上形成有第二導電型的第二底面區域。沿著第一溝槽的側面而形成有對表面區域和第一底面區域進行連接的第二導電型的第一側面區域。沿著第二溝槽的側面而形成有對表面區域和第二底面區域進行連接的第二導電型的第二側面區域。在第一側面區域以及第二側面區域的至少一部分中形成有低面密度區域。
【專利說明】
半導體裝置以及半導體裝置的制造方法
技術領域
[0001 ](關聯申請的相互參照)
[0002]本申請為2013年12月26日申請的日本專利申請特愿2013-269265的關聯申請，并要求基于該日本專利申請的優先權，且將該日本專利申請所記載的全部內容作為構成本說明書的內容而進行援用。
[0003]本說明書所公開的技術涉及一種半導體裝置。
【背景技術】
[0004]在日本專利公開2008-135522號公報(以下，稱為專利文獻I)中公開了一種半導體裝置，其具有形成有M0S(Metal Oxide Semiconductor，金屬氧化物半導體)結構的元件區域和該區域的周圍的外周區域。在外周區域中以包圍元件區域的方式而形成有多個溝槽，并且在各個溝槽內填充有絕緣層。在外周區域的各個溝槽的下端處形成有P型的底面圍繞區域。當MOSFET(Metallic Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應晶體管)關斷時，耗盡層將從元件區域向外周區域延伸。此時，各個底面圍繞區域促進耗盡層的延伸。因此，根據該結構，能夠實現較高的耐壓。

【發明內容】

[0005]發明所要解決的課題
[0006]在專利文獻I的半導體裝置中，當從元件區域擴展的耗盡層到達外周區域內的最初的底面圍繞區域(距元件區域最近的底面圍繞區域)時，耗盡層將從最初的底面圍繞區域朝向第二個底面圍繞區域(從元件區域起第二個底面圍繞區域)延伸。當耗盡層到達第二個底面圍繞區域時，耗盡層將從第二個底面圍繞區域朝向第三個底面圍繞區域延伸。如此，由于耗盡層經由各個底面圍繞區域而依次擴展開來，因此耗盡層的擴展速度并沒有那么快。因此，在本說明書中，提供一種能夠通過使耗盡層迅速地在外周區域內伸展，從而實現較高的耐壓的技術。
[0007]用于解決課題的方法
[0008]本說明書公開的半導體裝置具有:半導體基板;表面電極，其被形成在所述半導體基板的表面上;背面電極，其被形成在所述半導體基板的背面上。所述半導體基板具有元件區域和外周區域，所述元件區域內形成有對所述表面電極與所述背面電極之間進行開關的絕緣柵型開關元件，所述外周區域與所述元件區域鄰接。所述絕緣柵型開關元件具有:第一導電型的第一區域，其與所述表面電極連接;第二導電型的第二區域，其與所述表面電極連接，并與所述第一區域相接;第一導電型的第三區域，其被形成在所述第二區域的下側，且通過所述第二區域而與所述第一區域隔開;柵絕緣膜，其與所述第二區域相接;柵電極，其隔著所述柵絕緣膜而與所述第二區域對置。在所述外周區域內的所述半導體基板的所述表面上，形成有第一溝槽和與所述第一溝槽隔開間隔而配置的第二溝槽。在所述第一溝槽內與所述第二溝槽內形成有絕緣膜。在所述第一溝槽與所述第二溝槽之間的區域內的所述表面側形成有第二導電型的表面區域。在所述第一溝槽的底面上露出的范圍內形成有第二導電型的第一底面區域。在所述第二溝槽的底面上露出的范圍內形成有第二導電型的第二底面區域。沿著所述第一溝槽的側面而形成有對所述表面區域與所述第一底面區域進行連接的第二導電型的第一側面區域。沿著所述第二溝槽的側面而形成有對所述表面區域與所述第二底面區域進行連接的第二導電型的第二側面區域。在與所述表面區域、所述第一底面區域、所述第二底面區域、所述第一側面區域以及所述第二側面區域相接的范圍內，形成有與所述第三區域連續的第一導電型的第四區域。在所述第一側面區域的至少一部分中形成有第一低面密度區域。沿著與第一溝槽的側面垂直的方向進行觀察時的所述第一低面密度區域內的第二導電型雜質的面密度低于，沿著所述半導體基板的厚度方向進行觀察時的所述第一底面區域內的第二導電型雜質的面密度。通過所述第一低面密度區域，所述第一底面區域與所述表面區域被隔開。在所述第二側面區域的至少一部分中形成有第二低面密度區域。沿著與第二溝槽的側面垂直的方向進行觀察時的所述第二低面密度區域內的第二導電型雜質的面密度低于，沿著所述半導體基板的厚度方向進行觀察時的所述第二底面區域內的第二導電型雜質的面密度。通過所述第二低面密度區域，所述第二底面區域與所述表面區域被隔開。
[0009]在該半導體裝置中，在絕緣柵型開關元件關開時，耗盡層從第二區域延伸至第三區域內。在元件區域與外周區域的邊界附近，耗盡層朝向第一底面區域延伸。此處，在外周區域內，第一底面區域、第一側面區域、表面區域、第二側面區域以及第二底面區域相互連接(以下，將這些相互連接的區域稱為外周部第二導電型區域)。因此，當耗盡層到達第一底面區域時，耗盡層從外周部第二導電型區域整體延伸至第四區域內。即，多個溝槽的下側的區域一起被耗盡化。如此，在該半導體裝置中，能夠使耗盡層在外周區域內迅速地伸展。此夕卜，在絕緣柵型開關元件關斷時，耗盡層也延伸至外周部第二導電型區域內。此處，外周部第二導電型區域具有第一低面密度區域與第二低面密度區域。由于這些區域的第二導電型雜質的面密度較低，因此與其他的外周部第二導電型區域相比容易被耗盡化。因此，在絕緣柵型開關元件關斷時，第一低面密度區域與第二低面密度區域被耗盡化。因此，通過耗盡層而使第一底面區域、表面區域以及第二底面區域相互隔開。因此，能夠在外周部第二導電型區域內產生電位差，從而能夠使電位在外周區域更均勻地分布。因此，該半導體裝置的耐壓較高。
[0010]在上述的半導體裝置中，也可以采用如下方式，S卩，所述半導體基板由SiC構成，所述第一低面密度區域以及所述第二低面密度區域的所述面密度小于3.2X1013cm—2。
[0011]此外，在上述的半導體裝置中，也可以采用如下方式，S卩，所述半導體基板由Si構成，所述第一低面密度區域以及所述第二低面密度區域的所述面密度小于2.0 X 112Cnf2。
[0012]根據這樣的結構，能夠使各個低面密度區域耗盡化。
[0013]在上述的半導體裝置中，也可以采用如下方式，S卩，所述半導體基板由SiC構成，所述第一底面區域以及所述第二底面區域的所述面密度在1.5 X 113Cnf2以上。
[0014]此外，在上述的半導體裝置中，也可以采用如下方式，S卩，所述半導體基板由Si構成，所述第一底面區域以及所述第二底面區域的所述面密度在1.9 X 112Cnf2以上。
[0015]根據這種結構，能夠抑制第一溝槽以及第二溝槽的下側的區域耗盡化的情況。由此，能夠對在絕緣柵型開關元件關斷時，在各個溝槽的下端附近產生較高的電場的情況進行抑制。
[0016]此外，上述的半導體裝置能夠通過下述的方法來制造。該制造方法包括:以使第一溝槽以及第二溝槽的錐角大于柵極溝槽的錐角的方式，在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序;在第一溝槽、第二溝槽以及柵極溝槽的內表面上形成保護膜的工序；向半導體基板注入第二導電型雜質的工序。在所述注入的工序中，第二導電型雜質貫穿柵極溝槽的底面的保護膜而被注入至所述柵極溝槽的底面，通過柵極溝槽的側面的保護膜而阻止第二導電型雜質被注入至所述柵極溝槽的側面的情況，并且第二導電型雜質貫穿第一溝槽以及第二溝槽的底面的保護膜而被注入至所述第一溝槽以及所述第二溝槽的底面，而且第二導電型雜質貫穿第一溝槽以及第二溝槽的側面的保護膜而被注入至所述第一溝槽以及所述第二溝槽的側面。
[0017]如此，通過在柵極溝槽與外周區域的溝槽中使錐角不同，從而能夠在阻止第二導電型雜質被注入至柵極溝槽的側面的情況的同時，使第二導電型雜質注入至第一溝槽以及第二溝槽的側面。
[0018]此外，上述的半導體裝置也可以通過下述的方法來制造。該制造方法包括:在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽，并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序;于在第一溝槽以及第二溝槽上開口的外周區域掩膜被配置在所述半導體基板的所述外周區域內的所述表面上，并且與外周區域掩膜相比較厚且在柵極溝槽上開口的元件區域掩膜被配置在所述半導體基板的所述元件區域內的所述表面上的狀態下，相對于半導體基板的所述表面而傾斜地注入第二導電型雜質的工序。在所述注入的工序中，第二導電型雜質被注入至第一溝槽以及第二溝槽的側面，通過元件區域掩膜而阻止第二導電型雜質被注入至柵極溝槽的側面的情況。
[0019]如此，通過在元件區域與外周區域中使對表面進行覆蓋的掩膜的厚度不同，且相對于溝槽而傾斜地實施第二導電型雜質的注入，從而能夠在阻止第二導電型雜質被注入至柵極溝槽的側面的情況的同時，使第二導電型雜質注入至第一溝槽以及第二溝槽的側面。
[0020]上述的半導體裝置還可以通過下述的方法來制造。該制造方法包括:以使第一溝槽以及第二溝槽的錐角大于柵極溝槽的錐角的方式，在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序；在第一溝槽、第二溝槽以及柵極溝槽的內表面上形成保護膜的工序;通過各向異性蝕刻而對第一溝槽以及第二溝槽的側面以及底面的保護膜、柵極溝槽的底面的保護膜進行去除的工序；向半導體基板注入第二導電型雜質的工序。在所述注入的工序中，第二導電型雜質被注入至第一溝槽以及第二溝槽的側面以及底面、柵極溝槽的底面，通過保護膜而阻止第二導電型雜質被注入至柵極溝槽的側面的情況。
[0021]如此，通過于在柵極溝槽與外周區域的溝槽中使錐角不同的狀態下實施各向異性蝕刻，從而能夠在使保護膜殘留在柵極溝槽的側面上的同時，對第一溝槽以及第二溝槽的側面的保護膜進行去除。因此，能夠在阻止第二導電型雜質被注入至柵極溝槽的側面的情況的同時，使第二導電型雜質注入至第一溝槽以及第二溝槽的側面。
【附圖說明】
[0022]圖1為半導體裝置10的俯視圖(省略了表面的電極、絕緣膜的圖示的圖)。
[0023]圖2為圖1的Π-Π線處的半導體裝置10的縱剖視圖。
[0024]圖3為外周區域50的放大圖。
[0025]圖4為表示面密度與泄漏電流之間的關系的曲線圖。
[0026]圖5為第一制造方法的說明圖。
[0027]圖6為第一制造方法的說明圖。
[0028]圖7為第一制造方法的說明圖。
[0029]圖8為第一制造方法的說明圖。
[0030]圖9為第一制造方法的說明圖。
[0031 ]圖10為第二制造方法的說明圖。
[0032]圖11為第二制造方法的說明圖。
[0033]圖12為第二制造方法的說明圖。
[0034]圖13為第三制造方法的說明圖。
[0035]圖14為第四制造方法的說明圖。
【具體實施方式】
[0036]圖1所示的半導體裝置10具有由SiC構成的半導體基板12。半導體基板12具有元件區域20與外周區域50。在元件區域20中形成有M0SFET。外周區域50為元件區域20與半導體基板12的端面12a之間的區域。
[0037]如圖2所示，在半導體基板12的表面上形成有表面電極14與絕緣膜16。絕緣膜16對外周區域50內的半導體基板12的表面進行覆蓋。表面電極14在元件區域20內與半導體基板12相接。換言之，表面電極14與半導體基板12相接的接觸區域的下側的區域為元件區域20，與接觸區域相比靠外周側(端面12a側)的區域為外周區域50。在半導體基板12的背面上形成有背面電極18。背面電極18對半導體基板12的背面的大致整體進行覆蓋。
[0038]在元件區域20內形成有源極區22、體接觸區24、體區26、漂移區28、漏極區30、p型浮置區32、柵極溝槽34。
[0039]源極區22為高濃度地含有η型雜質的η型區域。源極區22被形成于，在半導體基板12的上表面上露出的范圍內。源極區22相對于表面電極14而歐姆接觸。
[0040]體接觸區24為高濃度地含有P型雜質的P型區域。體接觸區24以在未形成有源極區22的位置處于半導體基板12的上表面上露出的方式而被形成。體接觸區24相對于表面電極14而歐姆接觸。
[0041]體區26為低濃度地含有P型雜質的P型區域。體區26的P型雜質濃度與體接觸區24的P型雜質濃度相比較低。體區26被形成于源極區22以及體接觸區24的下側，并且與這些區域相接。
[0042]漂移區28為低濃度地含有η型雜質的η型區域。漂移區28的η型雜質濃度與源極區22的η型雜質濃度相比較低。漂移區28被形成于體區26的下側。漂移區28與體區26相接，并且通過體區26而與源極區22隔開。
[0043]漏極區30為高濃度地含有η型雜質的η型區域。漏極區30的η型雜質濃度與漂移區28的η型雜質濃度相比較高。漏極區30被形成于漂移區28的下側。漏極區30與漂移區28相接，并通過漂移區28而與體區26隔開。漏極區30被形成于，在半導體基板12的下表面上露出的范圍內。漏極區30相對于背面電極18而歐姆接觸。
[0044]如圖1、2所示，在元件區域20內的半導體基板12的上表面上形成有多個柵極溝槽34。各個柵極溝槽34在半導體基板12的表面上，相互平行地以直線狀延伸。各個柵極溝槽34以貫穿源極區22與體區26且到達漂移區28的方式被形成。在各個柵極溝槽34內形成有底部絕緣層34a、柵絕緣膜34b、柵電極34c。底部絕緣層34a為被形成在柵極溝槽34的底部的較厚的絕緣層。底部絕緣層34a的上側的柵極溝槽34的側面被柵絕緣膜34b所覆蓋。在底部絕緣層34a的上側的柵極溝槽34內形成有柵電極34c。柵電極34c從半導體基板12的表面起延伸至與體區26相比較深的位置處。柵電極34c隔著柵絕緣膜34b而與源極區22、體區26以及漂移區28對置。柵電極34c通過柵絕緣膜34b以及底部絕緣層34a而與半導體基板12絕緣。柵電極34c的上表面被絕緣層34d所覆蓋。柵電極34c通過絕緣層34d而與表面電極14絕緣。
[0045]P型浮置區32被形成在半導體基板12內，且被形成在與各個柵極溝槽34的底面相接的范圍內。P型浮置區32的周圍被漂移區28包圍。各個P型浮置區32通過漂移區28而相互隔開。
[0046]在外周區域50內的露出于半導體基板12的表面的范圍內形成有P型的表面區域51。表面區域51擴展至與體區26大致相同的深度。上述的漂移區28以及漏極區30擴展至外周區域50。漂移區28與漏極區30擴展至半導體基板12的端面12a。漂移區28相對于表面區域51而從下側相接。
[0047]在外周區域50內的半導體基板12的上表面上形成有多個外周溝槽54。各個外周溝槽54以貫穿表面區域51并到達漂移區28的方式而被形成。在各個外周溝槽54內形成有絕緣層53。如圖1所示，在從上側對半導體基板12進行觀察時，各個外周溝槽54被形成為繞元件區域20的周圍一周的環狀。各個外周溝槽54以相互隔開距離的方式而被形成。
[0048]在半導體基板12內，且在與各個外周溝槽54的底面相接的范圍內形成有P型的底面區域56。底面區域56以對外周溝槽54的底面整體進行覆蓋的方式，沿著外周溝槽54而被形成。
[0049]在與各個外周溝槽54的側面相接的范圍內形成有P型的側面區域58。側面區域58對位于底面區域56與表面區域51之間的各個外周溝槽54的側面進行覆蓋。因此，底面區域56通過各個側面區域58而與表面區域51連接。
[0050]圖3圖示了圖2的各個外周溝槽54的放大圖。各個底面區域56具有比較高的P型雜質濃度。另一方面，各個側面區域58具有與底面區域56相比較低的P型雜質濃度。此外，各個底面區域56內的P型雜質的面密度與側面區域58內的P型雜質的面密度相比較高。此處，底面區域56內的P型雜質的面密度為，如圖3的A-A線所示，沿著半導體基板12的厚度方向而對底面區域56內的P型雜質濃度進行積分所得到的值。此外，側面區域58內的P型雜質的面密度為，如圖3的B-B線所示，沿著與外周溝槽54的側面垂直的方向而對側面區域58內的P型雜質濃度進行積分所得到的值。
[0051]接下來，對半導體裝置10的動作進行說明。在使半導體裝置10工作時，向背面電極18與表面電極14之間施加使背面電極18成為正極的電壓。另外，通過相對于柵電極34c而施加柵極導通電壓，從而元件區域20內的MOSFET導通。即，在與柵電極34c對置的位置處的體區26內形成有溝道，電子從表面電極14起，經由源極區22、溝道、漂移區28、漏極區30而朝向背面電極18流動。
[0052]當停止柵極導通電壓向柵電極34c的施加時，溝道將消失，從而MOSFET斷開。當MOSFET斷開時，耗盡層將從體區26與漂移區28的邊界部的pn結擴展至漂移區28內。當耗盡層到達元件區域20內的P型浮置區32時，耗盡層也會從P型浮置區32擴展至漂移區28內。由此，兩個P型浮置區32之間的漂移區28被有效地耗盡化。由此，實現了元件區域20內的較高的耐壓。
[0053]此外，上述的底面區域56、側面區域58以及表面區域51為與元件區域20內的體區26連續的P型區域。因此，當停止柵極導通電壓的施加時，耗盡層將從底面區域56、側面區域58以及表面區域51擴展至外周區域50內的漂移區28內。如此，在本實施方式的半導體裝置10中，在外周區域50內，耗盡層從各個P型區域(S卩，底面區域56、側面區域58以及表面區域51)大致同時地擴展至漂移區28內。因此，外周區域50內的耗盡層的伸展極為迅速。
[0054]此外，耗盡層也擴展至外周區域50內的各個P型區域(S卩，底面區域56、側面區域58以及表面區域51)內。此時，各個側面區域58的整體被耗盡化。與此相對，各個底面區域56以及表面區域51雖然被局部地耗盡化，但并非整體被耗盡化。這是由于，側面區域58內的P型雜質的面密度(B-B線方向的面密度)與底面區域56內的P型雜質的面密度(A-A線方向的面密度)以及表面區域51內的P型雜質的面密度(半導體基板12的厚度方向的面密度)相比較低。當如上述那樣側面區域58被耗盡化時，通過耗盡層而使底面區域56與表面區域51相互隔開。因此，在各個底面區域56以及各個表面區域51之間產生電位差。因此，能夠在外周區域50內使電位均勻地分布。此外，耗盡層不會伸展至底面區域56中的圖3的區域56a。即，區域56a為未被耗盡化的區域。如圖所示，外周溝槽54的底面被區域56a所覆蓋。如此，由于外周溝槽54的底面附近的半導體區域未被耗盡化，因此抑制了在外周溝槽54的底面附近產生電場集中的情況。
[0055]如上文所說明的那樣，由于在該半導體裝置10中，耗盡層從外周區域50內的各個P型區域(即，底面區域56、側面區域58以及表面區域51)擴展，因此能夠使耗盡層迅速地在外周區域50內伸展。此外，由于在側面區域58被耗盡化時，底面區域56與表面區域51被相互隔開，因此能夠在底面區域56與表面區域51之間分擔電位。此外，即使在耗盡層擴展至外周區域50內時，由于在外周溝槽54的下側殘留有未被耗盡化的P型區域56a，因此也能夠抑制外周溝槽54的下端處的電場集中。因此，該半導體裝置10具有較高的耐壓。
[0056]另外，在使側面區域58在其厚度方向(B-B線方向)上完全耗盡化的情況下，側面區域58的上述面密度(沿著B-B線的面密度)優選為小于3.2 X 113Cnf2。由于在面密度與該值相比較高的區域中，用于耗盡化所需的電壓會超過雪崩耐壓，因此無法使側面區域58耗盡化。當面密度低于該值時，能夠通過對電壓進行調節而使側面區域58在其厚度方向整個區域內耗盡化，從而能夠獲得上述的效果。另外，在半導體基板12為Si的情況下，通過將上述面密度設為小于2.0X 1012cm—2，從而能夠使側面區域58在其厚度方向整個區域內耗盡化。另外，只要能夠通過耗盡層而使底面區域56與表面區域51隔開，則面密度也可以僅在側面區域58的一部分的區域內較低。
[0057]此外，在不使包含外周溝槽54的底面在內的區域56a耗盡化的情況下，底面區域56的上述面密度(沿著A-A線的面密度)優選在1.5X 113Cnf2以上。圖4為表示底面區域56的面密度與在外周溝槽54附近流通的泄漏電流之間的關系的曲線圖。在實用級別的施加電壓下，如圖所示，在上述面密度處于預定的閾值以上的情況下，能夠使泄漏電流最小化。在半導體基板12為SiC的情況下，該閾值為1.5 X 1013cm—2。因此，底面區域56的上述面密度優選為1.5 X 1013cm—2。但是，在更切實地阻止區域56a的耗盡化的情況下，也可以將底面區域56的上述面密度設為3.2X 113Cnf2以上。此外，在半導體基板12由Si構成的情況下，上述閾值為1.9X1012cm—2。因此，底面區域56的上述面密度優選在1.9X 112Cnf2以上。但是，在更切實地阻止區域56a的耗盡化的情況下，也可以將底面區域56的上述面密度設為2.0 X 112Cnf2以上。
[0058]接下來，對半導體裝置10的制造方法進行說明。另外，由于本說明書公開的制造方法在形成P型浮置區32、底面區域56以及側面區域58的工序中具有特點，因此在以下主要對形成這些區域的工序進行說明。本說明書提出了第一至第四制造方法。
[0059](第一制造方法)
[0060]在第一制造方法中，首先，如圖5所示在半導體基板12的表面上形成掩膜60(例如氧化膜)。此處，以使開口 62位于相當于柵極溝槽34的位置處，且使開口 64位于相當于外周溝槽54的位置處的方式形成掩膜60。開口 62的寬度與開口 64的寬度大致相等。接下來，通過各向異性蝕刻而對開口 62、64內的半導體基板12進行蝕刻。此時，作為蝕刻的處理壓力，優選使用10mT以上。由此，如圖6所示，形成柵極溝槽34與外周溝槽54。這時，柵極溝槽34以及外周溝槽54的側面成為以錐狀傾斜的形狀。由于開口 62的寬度與開口 64的寬度大致相等，因此柵極溝槽34的錐角Cl與外周溝槽54的錐角C2大致相等。此處，錐角是指溝槽的側面的傾斜角(相對于半導體基板12的厚度方向的角度)。接著，通過CVD(ChemicaI VaporDeposit1n，化學氣相沉積)法或熱氧化法，如圖7所示，在柵極溝槽34與外周溝槽54的內表面上形成保護膜66(氧化膜)。
[0061]接下來，在通過未圖示的掩膜而覆蓋了外周區域50整體的狀態下，如圖8所示，向元件區域20注入P型雜質。此處，相對于柵極溝槽34的底面而大致垂直地注入P型雜質。此夕卜，以使P型雜質貫穿柵極溝槽34的底面的保護膜66，并使P型雜質不貫穿柵極溝槽34的側面的保護膜66的方式，對P型雜質的注入能量進行調節。因此，P型雜質被注入至柵極溝槽34的底面，另一方面，P型雜質未被注入至柵極溝槽34的側面。
[0062]接下來，在通過未圖示的掩膜而覆蓋了元件區域20整體的狀態下，如圖9所示，向外周區域50注入P型雜質。此處，相對于外周溝槽54的底面而大致垂直地注入P型雜質。此夕卜，以使P型雜質貫穿外周溝槽54的底面的保護膜66，并且還使P型雜質貫穿外周溝槽54的側面的保護膜66的方式，對P型雜質的注入能量進行調節。因此，P型雜質被注入至外周溝槽54的底面，并且P型雜質還被注入至外周溝槽54的側面。之后，通過利用熱處理等而使所注入的P型雜質活化，從而形成P型浮置區32、底面區域56以及側面區域58。之后，通過形成所需的區域，從而完成圖1所示的半導體裝置10。
[0063](第二制造方法)
[0064]在第二制造方法中，首先，如圖10所示在半導體基板12的表面上形成掩膜60。此處，以使與外周溝槽54對應的開口 64的寬度寬于與柵極溝槽34對應的開口 62的寬度的方式而形成掩膜60 ο例如，能夠將開口 64的寬度設為開口 62的寬度的1.5倍左右。接下來，通過各向異性蝕刻而對開口62、64內的半導體基板12進行蝕刻。此時，作為蝕刻的處理壓力，優選使用10mT以上。由此，如圖11所示，形成柵極溝槽34與外周溝槽54。此時，由于開口 64的寬度與開口62的寬度相比較寬，因此外周溝槽54的錐角C2與柵極溝槽34的錐角Cl相比較大。即，外周溝槽54的側面的傾斜角度變得更大。例如，可以將圖11所示的錐角Cl設為小于2°，將錐角C2設為2°以上。接下來，如圖12所示，在柵極溝槽34與外周溝槽54的內表面上形成保護膜66(氧化膜)。此處，將保護膜66的厚度設為75nm左右。
[0065]接下來，如圖12所示，向元件區域20與外周區域50雙方注入P型雜質。此處，相對于各個溝槽的底面而大致垂直地注入P型雜質。此處，以使P型雜質不貫穿柵極溝槽34的側面的保護膜66，并貫穿其他的保護膜66的方式，對P型雜質的注入能量進行調節。由于外周溝槽54的錐角C2與柵極溝槽34的錐角Cl相比較大，因此相對于外周溝槽54的側面的注入角度C2大于相對于柵極溝槽34的側面的注入角度Cl。因此，能夠以使P型雜質被注入至外周溝槽54的側面，并使P型雜質不被注入至柵極溝槽34的側面的方式，對P型雜質的注入能量進行設定。之后，通過利用熱處理等而使所注入的P型雜質活化，從而形成P型浮置區32、底面區域56以及側面區域58。之后，通過形成所需的區域，從而完成半導體裝置10。
[0066](第三制造方法)
[0067]在第二制造方法中，首先，如圖13所不，在半導體基板12的表面上形成掩膜60。此處，以使與外周溝槽54對應的開口 64的寬度寬于與柵極溝槽34對應的開口 62的寬度的方式而形成掩膜60。此外，在元件區域20內，與外周區域50內相比，將掩膜60設為較厚。接下來，如圖13所示，通過各向異性蝕刻而形成柵極溝槽34與外周溝槽54。此處，與第二制造方法相同地，外周溝槽54的寬度與柵極溝槽34的寬度相比較寬。接下來，在各個溝槽的內表面上形成保護膜66。
[0068]接下來，如圖13所示，注入P型雜質。此處，在對各個溝槽進行橫切的剖面上，以相對于半導體基板12而使注入方向傾斜的方式注入P型雜質。在外周區域50中，p型雜質被注入至外周溝槽54的側面。另一方面，由于在元件區域20中，掩膜60較厚，且柵極溝槽34的寬度較窄，因此P型雜質被掩膜60遮擋而無法到達柵極溝槽34。因此，P型雜質僅被注入至外周溝槽54的側面。之后，改變角度，向外周溝槽54的相反側的側面也注入P型雜質。接下來，再改變角度，相對于各個溝槽的底面而注入P型雜質。之后，通過利用熱處理等而使所注入的P型雜質活化，從而形成P型浮置區32、底面區域56以及側面區域58。之后，通過形成需要的區域，從而完成半導體裝置10。
[0069]另外，在第三制造方法中，也可以使柵極溝槽34與外周溝槽54的寬度相同。即使是這種結構，也能夠通過掩膜60的厚度之差而阻止P型雜質向柵極溝槽34的側面的注入。
[0070](第四制造方法)
[0071 ]在第四制造方法中，與第二制造方法相同地，形成圖11的結構。接下來，在各個溝槽的內表面上形成保護膜66。此處，使用氮化膜以作為保護膜66。接下來，通過蝕刻在半導體基板12的厚度方向上進行的各向異性蝕刻，而對保護膜66進行蝕刻。由于各個溝槽的底面上的保護膜66被垂直地蝕刻，因此容易被去除。此外，由于外周溝槽54的側面的錐角C2與柵極溝槽34的側面的錐角Cl相比較大，因此外周溝槽54的側面上的保護膜66更容易被蝕亥IJ。此處，以使外周溝槽54的側面上的保護膜66被去除，且在柵極溝槽34的側面上殘留有保護膜66的方式，對蝕刻條件進行設定。由此，如圖14所示，使保護膜66僅殘留在柵極溝槽34的側面上。
[0072]接下來，如圖14所示，向元件區域20與外周區域50雙方注入P型雜質。此處，相對于各個溝槽的底面而大致垂直地注入P型雜質。此外，以使P型雜質不貫穿柵極溝槽34的側面的保護膜66的方式，對P型雜質的注入能量進行調節。因此，P型雜質不會被注入至柵極溝槽34的側面。P型雜質被注入至在柵極溝槽34的底面、外周溝槽54的側面以及底面。之后，通過利用熱處理等而使所注入的P型雜質活性化，從而形成P型浮置區32、底面區域56以及側面區域58。之后，通過形成需要的區域，從而完成半導體裝置10。
[0073]另外，雖然在上述的實施方式中，外周溝槽54被形成為繞元件區域20的周圍一周的環狀，但外周溝槽54并不一定要為這樣的環狀。例如，外周溝槽54也可以只被形成在耐壓成為問題的位置處的外周區域50內。
[0074]此外，雖然在上述的實施方式1、2中，外周溝槽54被形成在元件區域20與半導體基板12的端面12a之間，但外周溝槽54也可以被形成在其他的位置處。例如，外周溝槽54可以被形成在兩個元件區域20之間。
[0075]此外，雖然在上述的實施方式中，在元件區域20內形成有M0SFET，但也可以形成有IGBT0
[0076]此外，雖然在上述的實施例中，在柵極溝槽34的下端處形成有P型浮置區32，但也可以代替P型浮置區32而形成與預定的電位連接的P型區域。
[0077]以上，雖然對本發明的具體示例進行了詳細說明，但這些只不過是示例，而并不對權利要求書進行限定。在權利要求書所記載的技術中，包括對上文所例示的具體示例進行了各種改變、變更的內容。
[0078]本說明書或附圖中所說明的技術要素可以通過單獨或各種組合的方式來發揮技術上的有用性，而并不限定于申請時權利要求所記載的組合。此外，本說明書或附圖所例示的技術能夠同時實現多個目的，并且實現其中一個目的本身便具有技術上的有用性。
[0079]符號說明
[0080]10:半導體裝置;12:半導體基板;14:表面電極；18:背面電極;20:元件區域;22:源極區；24:體接觸區；26:體區；28:漂移區；30:漏極區；32:p型浮置區；34:棚.極溝槽;34c:棚.電極;50:外周區域;51:表面區域;53:絕緣層;54:外周溝槽;56:底面區域;58:側面區域。
【主權項】
1.一種半導體裝置，具有: 半導體基板； 表面電極，其被形成在所述半導體基板的表面上； 背面電極，其被形成在所述半導體基板的背面上， 所述半導體基板具有元件區域和外周區域，所述元件區域內形成有對所述表面電極與所述背面電極之間進行開關的絕緣柵型開關元件，所述外周區域與所述元件區域鄰接，所述絕緣柵型開關元件具有: 第一導電型的第一區域，其與所述表面電極連接； 第二導電型的第二區域，其與所述表面電極連接，并與所述第一區域相接； 第一導電型的第三區域，其被形成在所述第二區域的下側，且通過所述第二區域而與所述第一區域隔開； 柵絕緣膜，其與所述第二區域相接； 柵電極，其隔著所述柵絕緣膜而與所述第二區域對置， 在所述外周區域內的所述半導體基板的所述表面上，形成有第一溝槽和與所述第一溝槽隔開間隔而配置的第二溝槽， 在所述第一溝槽內與所述第二溝槽內形成有絕緣膜， 在所述第一溝槽與所述第二溝槽之間的區域內的所述表面側形成有第二導電型的表面區域， 在所述第一溝槽的底面上露出的范圍內形成有第二導電型的第一底面區域， 在所述第二溝槽的底面上露出的范圍內形成有第二導電型的第二底面區域， 沿著所述第一溝槽的側面而形成有對所述表面區域與所述第一底面區域進行連接的第二導電型的第一側面區域， 沿著所述第二溝槽的側面而形成有對所述表面區域與所述第二底面區域進行連接的第二導電型的第二側面區域， 在與所述表面區域、所述第一底面區域、所述第二底面區域、所述第一側面區域以及所述第二側面區域相接的范圍內，形成有與所述第三區域連續的第一導電型的第四區域， 在所述第一側面區域的至少一部分中形成有第一低面密度區域， 沿著與第一溝槽的側面垂直的方向進行觀察時的所述第一低面密度區域內的第二導電型雜質的面密度低于，沿著所述半導體基板的厚度方向進行觀察時的所述第一底面區域內的第二導電型雜質的面密度， 通過所述第一低面密度區域，所述第一底面區域與所述表面區域被隔開， 在所述第二側面區域的至少一部分中形成有第二低面密度區域， 沿著與第二溝槽的側面垂直的方向進行觀察時的所述第二低面密度區域內的第二導電型雜質的面密度低于，沿著所述半導體基板的厚度方向進行觀察時的所述第二底面區域內的第二導電型雜質的面密度， 通過所述第二低面密度區域，所述第二底面區域與所述表面區域被隔開。2.如權利要求1所述的半導體裝置，其中， 所述半導體基板由SiC構成， 所述第一低面密度區域以及所述第二低面密度區域的所述面密度小于3.2 X 1013cm—2。3.如權利要求1所述的半導體裝置，其中， 所述半導體基板由Si構成， 所述第一低面密度區域以及所述第二低面密度區域的所述面密度小于2.0X 1012cm—2。4.如權利要求1至3中任一項所述的半導體裝置，其中， 在向處于斷開狀態的所述絕緣柵型開關元件施加了額定電壓時，所述第一低面密度區域以及所述第二低面密度區域耗盡化。5.如權利要求1、2、4中任一項所述的半導體裝置，其中， 所述半導體基板由SiC構成， 所述第一底面區域以及所述第二底面區域的所述面密度在1.5X 113Cnf2以上。6.如權利要求1、3、4中任一項所述的半導體裝置，其中， 所述半導體基板由Si構成， 所述第一底面區域以及所述第二底面區域的所述面密度在1.9 X 112Cnf2以上。7.如權利要求1至6中任一項所述的半導體裝置，其中， 在向處于斷開狀態的所述絕緣柵型開關元件施加了額定電壓時，所述第一底面區域以及所述第二底面區域的至少一部分不耗盡化。8.—種制造權利要求1至7中的任一半導體裝置的方法，包括: 以使第一溝槽以及第二溝槽的錐角大于柵極溝槽的錐角的方式，在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序； 在第一溝槽、第二溝槽以及柵極溝槽的內表面上形成保護膜的工序； 向半導體基板注入第二導電型雜質的工序， 在所述注入的工序中，第二導電型雜質貫穿柵極溝槽的底面的保護膜而被注入至所述柵極溝槽的底面，通過柵極溝槽的側面的保護膜而阻止第二導電型雜質被注入至所述柵極溝槽的側面的情況，并且第二導電型雜質貫穿第一溝槽以及第二溝槽的底面的保護膜而被注入至所述第一溝槽以及所述第二溝槽的底面，而且第二導電型雜質貫穿第一溝槽以及第二溝槽的側面的保護膜而被注入至所述第一溝槽以及所述第二溝槽的側面。9.一種制造權利要求1至7中的任一半導體裝置的方法，包括: 在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽，并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序； 于在第一溝槽以及第二溝槽上開口的外周區域掩膜被配置在所述半導體基板的所述外周區域內的所述表面上，并且與外周區域掩膜相比較厚且在柵極溝槽上開口的元件區域掩膜被配置在所述半導體基板的所述元件區域內的所述表面上的狀態下，相對于半導體基板的所述表面而傾斜地注入第二導電型雜質的工序， 在所述注入的工序中，第二導電型雜質被注入至第一溝槽以及第二溝槽的側面，通過元件區域掩膜而阻止第二導電型雜質被注入至柵極溝槽的側面的情況。10.—種制造權利要求1至7中的任一半導體裝置的方法，包括: 以使第一溝槽以及第二溝槽的錐角大于柵極溝槽的錐角的方式，在外周區域內的半導體基板的表面上形成第一溝槽與第二溝槽并且在元件區域內的半導體基板的表面上形成柵極溝槽的工序； 在第一溝槽、第二溝槽以及柵極溝槽的內表面上形成保護膜的工序； 通過各向異性蝕刻而對第一溝槽以及第二溝槽的側面以及底面的保護膜、柵極溝槽的底面的保護膜進行去除的工序； 向半導體基板注入第二導電型雜質的工序， 在所述注入的工序中，第二導電型雜質被注入至第一溝槽以及第二溝槽的側面以及底面、柵極溝槽的底面，通過保護膜而阻止第二導電型雜質被注入至柵極溝槽的側面的情況。
【文檔編號】H01L29/06GK105849909SQ201480071046
【公開日】2016年8月10日
【申請日】2014年8月4日
【發明人】齋藤順, 藤原広和, 池田知治, 渡邊行彥, 山本敏雅
【申請人】豐田自動車株式會社