具有負阻特性的裝置結構的制作方法

具有負阻特性的裝置結構的制作方法
【專利摘要】本發明提供呈現具有負阻特性的裝置結構以及此類裝置結構的制造方法。施加信號于金屬-絕緣體-半導體電容器的金屬層，以使該金屬-絕緣體-半導體電容器的絕緣體層在一位置擊穿。在該絕緣體層的該位置處的該擊穿使該金屬-絕緣體-半導體電容器呈現負阻。該金屬層可由多晶金屬組成。該多晶金屬的晶粒可穿過該絕緣體層并進入位于該擊穿的該位置處的襯底的部分中。
【專利說明】
具有負阻特性的裝置結構
技術領域
[0001]本發明涉及半導體裝置制造，尤其涉及呈現負阻特性的裝置結構以及此類裝置結構的制造方法。
【背景技術】
[0002]特定的裝置呈現負阻(negative resistance)特性，其中，觀察到裝置的端子之間的電壓的增加導致流過該裝置的電流降低。呈現負阻的裝置的行為與普通電阻器的行為相反。普通電阻器呈現正阻，其中，由于歐姆定律，所施加電壓的增加引起電流成比例增加。電阻器因流經它的電流而消耗功率，而負阻裝置則可產生功率或者甚至可用以放大電性信號。
[0003]需要呈現負阻特性的改進裝置結構以及此類裝置結構的制造方法。

【發明內容】

[0004]依據本發明的一個實施例，提供一種形成裝置結構的方法。該方法包括利用由半導體組成的襯底制造金屬-絕緣體-半導體電容器；以及施加信號于該金屬-絕緣體-半導體電容器的金屬層，以使該金屬-絕緣體-半導體電容器的絕緣體層在一位置擊穿，從而形成該裝置結構。在該絕緣體層的該位置處的該擊穿使該裝置結構呈現負阻。
[0005]依據本發明的另一個實施例，一種裝置結構是使用由半導體組成的襯底形成。該裝置結構包括:由多晶金屬組成的第一層，該多晶金屬包括多個晶粒；以及由電性絕緣體組成的第二層。該第二層位于該第一層與該襯底的部分之間。該多個晶粒的至少一個穿過該第二層并進入該襯底的該部分中。
【附圖說明】
[0006]包含于此說明書中并構成此說明書的一部分的【附圖說明】本發明的各種實施例，并與上面所作的本發明的概括說明以及下面所作的實施例的詳細說明一起用于解釋本發明的實施例。
[0007]圖1是依據本發明的一個實施例的裝置結構的剖視圖。
[0008]圖2是圖1的部分的放大視圖。
[0009]圖3顯示在集成電路中于操作期間偏置于反轉模式時，流經依據本發明的一個實施例所形成的裝置結構的電流隨所施加的電壓變化的電流-電壓圖。
[0010]圖4顯示依據本發明的一個實施例編程裝置結構的電流-電壓圖。
[0011]圖5是經配置以編程符合本發明所述實施例的裝置結構的示例電腦系統的示意圖。
[0012]圖6是依據本發明的一個替代實施例的裝置結構的剖視圖。
[0013]圖7顯示依據本發明的一個實施例編程不同的裝置結構的圖形表示。
[0014]圖8顯示依據本發明的一個實施例編程后的不同裝置結構的性能的圖形表示。
[0015]圖9顯示經編程的裝置結構的部分的二次電子顯微照片。
【具體實施方式】
[0016]請參照圖1、2以及依據本發明的一個實施例，在襯底12中形成裝置結構10，襯底12可由半導體材料例如單晶硅或主要包含硅的另一單晶半導體材料組成，且在其頂部表面12a可包括外延層。襯底12的半導體材料可包括選自周期表的第III族的P型雜質種類(例如硼)，以有效賦予P型導電性。或者，襯底12的半導體材料可通過引入電活性摻雜物來摻雜，例如周期表的第V族的η型摻雜物(例如磷(P)或砷(As))，以有效賦予η型導電性。
[0017]溝槽14形成于襯底12中并包括自襯底12的頂部表面12a延伸進入襯底12中的給定深度的一個或多個側壁16。溝槽14可具有在5微米(μπι)至100微米范圍內的深度，且可具有大小經選擇以為隨后形成于溝槽14中的層提供給定的層厚度的開口尺寸。如果溝槽14的垂直截面為圓形以具有直圓柱體的形狀，則該開口尺寸由圓的直徑表示。或者，溝槽14可具有不同的幾何形狀，例如正方形、長方形或V形，相應形狀的開口以各自的開口尺寸為特征。
[0018]通過光刻形成蝕刻掩膜，并在具有該圖案化掩膜的情況下，接著使用濕式化學蝕刻制程或干式蝕刻制程(例如反應離子蝕刻(reactive-1on etching;RIE))來定義溝槽14，從而可形成溝槽14。該蝕刻掩膜可包括例如光阻劑的感光材料涂層，通過旋涂制程施加該涂層，對其預烘烤，使其暴露于投射穿過光掩膜的光，對其進行曝光后烘烤，以及使用化學顯影劑顯影來形成該蝕刻掩膜。該蝕刻掩膜包括位于溝槽14的預定位置處的開口。該蝕刻掩膜保護襯底12的被覆蓋區域免于蝕刻。蝕刻制程依賴給定的蝕刻化學來蝕刻與該蝕刻掩膜中的開口一致的襯底12的未被覆蓋區域的材料。在形成溝槽14以后，移除該蝕刻掩膜(例如，如果該蝕刻掩膜由光阻劑組成，則通過灰化或溶劑剝離移除)，接著在后續制程之前執行清洗襯底12的頂部表面12a的制程。
[0019]可在溝槽14的一個或多個側壁16上形成絕緣體層18。絕緣體層18可由電性絕緣體材料組成，例如通過原子層沉積(atomic layer deposit1n;ALD)的高k介電質(例如二氧化給(Hf02))或通過氧化或化學氣相沉積(chemical vapor deposit1n;CVD)形成的例如二氧化硅(S i O 2)的硅的氧化物。在一個實施例中，絕緣體層18可由利用四乙基原硅酸鹽(tetraethy lorthosi licate; TEOS)作為前驅化合物通過CVD沉積的娃的氧化物組成，且可具有在100納米至1000納米的范圍內的厚度。在此范圍內的絕緣體層18的氧化物厚度大于典型的金屬-氧化物-半導體(metal-oxide-semiconductor ;M0S)電容器中的絕緣體的厚度。可基于構成絕緣體材料的擊穿特性來選擇絕緣體層18的增加厚度，以確保編程期間用以產生負阻的適當編程條件。
[0020]可在覆蓋溝槽14的一個或多個側壁16的絕緣體層18上形成襯墊層(liner layer)
20。在具體實施例中，襯墊層20可由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或這些材料的多層組合組成。在一個實施例中，襯墊層20可由具有在50納米(nm)至200納米范圍內的總厚度的Ta/TaN雙層組成。襯墊層20可通過使用例如物理氣相沉積(physical vapordepo s i t i on; PVD)來沉積。在形成絕緣體層18及襯墊層20以后，溝槽14內的大部分空間保持未填充。
[0021]在形成襯墊層20以后，可形成填塞物(plug)22作為溝槽14的一個或多個側壁16及基部17上的一層，以填充未被絕緣體層18及襯墊層20占據的溝槽14內的剩余空間。填塞物22可由例如銅(Cu)的金屬組成，該金屬可為多晶且可包括沿晶界相交的多個晶粒26。填塞物22可具有在I微米(μπι)至15微米的范圍內的層厚度，其取決于溝槽14的開口尺寸。晶粒26的晶粒尺寸可隨層厚度增加而增加。襯墊層20促進包括填塞物22的金屬與絕緣體層18的黏附性，且可用以防止填塞物22的金屬原子擴散進入絕緣體層18中。絕緣體層18及襯墊層20設于填塞物22與鄰近溝槽14的側壁16的襯底12的部分之間。
[0022]填塞物22可通過采用溝槽14的幾何形狀的金屬層來設置。該金屬層可完全填充溝槽14，或者可僅部分填充溝槽14(例如，填塞物22可具有空芯)。該金屬層可由Cu(銅)組成，不過可選擇其它合適的低電阻率金屬及金屬合金來組成填塞物22。該金屬層可通過沉積制程(例如電化學鍍覆制程如電鍍)來沉積，該制程不會在襯底12的頂部表面12a上生成厚的金屬的過覆蓋層(overburden)。可通過使用例如物理氣相沉積(PVD)來沉積由該金屬組成的薄晶種層(seed layer)，以覆蓋絕緣體層18。在這樣的電化學鍍覆制程中，位于溝槽14內的晶種層充當觸媒，以使該金屬層的鍍覆成核。鍍覆條件和/或層厚度可經調整，以使該多晶金屬的晶粒具有大的平均晶粒尺寸(例如在I微米至5微米的范圍)。表征該填塞物的層厚度與溝槽14的大小相關，因為該金屬自覆蓋襯墊層20的晶種層的表面向內生長。在形成填塞物22以后，通過例如化學機械拋光(chemical mechanical polishing;CMP)進行平坦化，從而可自襯底12的頂部表面12a移除絕緣體層18、襯墊層20和/或填塞物22的無關材料。
[0023]這些晶粒26的其中一個或多個(例如代表的晶粒28)自填塞物22向外延伸穿過襯墊層20及絕緣體層18進入位于編程制程期間所形成的絕緣體層18的擊穿位置處的襯底12的部分中。代表的晶粒28突出穿過溝槽14的側壁16，以伸入鄰近溝槽14的襯底12的半導體材料的部分中。代表的晶粒28與溝槽14內的填塞物22的剩余部分保持電性連續性。
[0024]裝置結構10具有金屬-絕緣體-半導體(metal-1nsulator-semi conductor; MIS)電容器的形式，該電容器已因編程而被修改，如下所述。如果絕緣體層18由二氧化硅組成，則該MIS電容器可被稱為MOS電容器，該電容器已因編程而被修改。裝置結構10呈現負阻，至少部分是因為晶粒28以及在一個替代實施例中與代表的晶粒28相似的額外晶粒的存在。
[0025]在一個替代實施例中，可形成額外的溝槽并使用之以形成額外的裝置結構，每個裝置結構都像裝置結構10—樣構造并像裝置結構10—樣形成。這些裝置結構可排列為陣列(如2x2陣列、3x3陣列、4x4陣列等)，且并聯或串聯連接在一起，從而總體形成復合的裝置結構。調整陣列尺寸的能力可通過調整陣列尺寸來促進負阻的I/V(電流/電壓)峰谷比(peak-to-valley rat1;PVR)的調節能力。
[0026]由于裝置結構形成于溝槽14中，因此裝置結構10通常是垂直的且包括與襯底12的頂部表面12a的平面作正交定向或對準的主維度。此緊湊的三維形貌可節約被裝置結構10和/或裝置結構10的陣列消耗的表面積，以增加可用于其它高密度應用的頂部表面12a上的表面積的量。裝置結構10的制造也兼容硅制程，從而可方便制造。
[0027]請參照圖3，當偏置于反轉模式(invers1n mode)時，裝置結構10可呈現負阻。負阻可歸因于由代表的晶粒28的物理屬性表征的一個或多個晶粒26的存在。負阻是指在向裝置結構10供應直流電流的情況下的靜態電阻，其遵循歐姆定律(R = V/I)。裝置結構10也可呈負微分電阻，它是指動態電阻，其中，電阻由電壓隨電流的瞬時變化給出(R = dV/dI)，且該動態電阻可與隨時間變化的電流相關。
[0028]當偏置于反轉模式時，可向填塞物22施加大于裝置結構10的反轉閾值電壓的正電壓。當向填塞物22施加該正電壓時，可將襯底12接地。在電流-電壓曲線100中，當該正電壓從O伏增加時，漏電流增加至給定閾值電壓處的拐點(inf I ect i on po int)。對于超出該拐點的施加電壓，由于裝置結構10呈現負阻，因此在一個正電壓范圍內，漏電流隨電壓增加而降低。在此電壓范圍的上限，在給定的施加電壓處發生另一拐點，且漏電流再次開始隨電壓增加而增加。在室溫下，曲線100的前述拐點之間(也就是在漏電流隨電壓增加而降低的電壓范圍內)的I/V峰谷比(PVR)可在1.25至4的范圍內。
[0029]在不主動冷卻裝置結構10的情況下，針對處于反轉模式中的裝置結構10的操作可呈現負阻。具體地說，裝置結構10可處于室溫下或者電路內的操作溫度超出室溫，而不將該裝置結構冷卻至顯著低于室溫的溫度(例如液氮溫度)。不希望受到理論局限，負阻可由絕緣體層18的(一個或多個)擊穿位置處的缺陷輔助共振隧穿引起。如果認為電流為獨立變量且對于給定的電流范圍，進入裝置結構10的填塞物22的電流的增加會導致裝置結構10上的電壓降低。裝置結構10可被包含作為集成電路中的功能元件，例如溫度可控振蕩器，模擬電路的二進制數字輸出，或另一邏輯電路或微波電路，且可在該集成電路被供電且處于正常操作時提供功能性。
[0030]由于裝置編程所導致的修改，裝置結構10不同于標準的MOS電容器或MIS電容器。充當電路中的功能元件的MOS電容器或MIS電容器不會包括電極，其中，形成該電極的金屬的部分(例如晶粒)突出或穿過在擊穿位置處的絕緣體層。結果是缺陷的電容器，其被短路而使電荷無法儲存于其電極上。
[0031]請參照圖4，可在積累模式下編程裝置結構10以修改原始制造的裝置結構10，從而在電路中操作于反轉模式時，電流-電壓分布在給定的電壓范圍內呈現負阻。當在積累模式下編程時，可向填塞物22施加由小于平帶電壓(也就是襯底12與填塞物22的材料的功函數之間的差)的負峰值電壓表征的信號。此類峰值電壓小于平帶電壓至少兩個量級。為調整編程條件，絕緣體層18的厚度以及填塞物22的晶粒尺寸可經選擇以提高該裝置結構所呈現的擊穿電壓。在一個實施例中，具有大于或等于200伏的峰值電壓的信號可用以編程裝置結構10。這些編程電壓及峰值電壓顯著大于用以向正常操作的集成電路供電的操作電壓(也就是10伏或更低)。
[0032]編程可通過使用不同的過程來實現。在一個實施例中并如圖4所示，通過使用具有峰值電壓大于或等于200伏的斜坡編程電壓的信號，可在積累模式(accumulat1n mode)下編程裝置結構10。在圖4中，裝置結構10的編程與漏電流的快速上升一致。在一個替代實施例中，通過使用具有峰值電壓大于或等于400伏的脈沖編程電壓的信號，可在積累模式下編程裝置結構10。
[0033]編程電壓下的高釋放能量可使一個或多個晶粒的全部或部分自填塞物22擠出并延伸穿過襯墊層20及絕緣體層18進入襯底12的半導體材料中。高釋放能量促進由突出的晶粒28表征的各位置處的絕緣體層18的擊穿。除其它參數外，可通過特定的金屬沉積條件的選擇和/或絕緣體層18的層厚度的選擇來選擇高釋放能量。
[0034]請參照圖5，編程系統108可包括電源供應110及電腦系統112。編程系統108經配置以生成用以在積累模式下編程裝置結構10的電壓信號。為此，電源供應110與裝置結構10耦接，并經操作以響應電腦系統112所執行的程序代碼，用戶與電腦系統112的互動和/或電腦系統112所接收的其它命令來產生斜坡編程電壓和/或脈沖編程電壓。
[0035]電腦系統112可包括一個或多個處理器或處理單元116、系統內存128，以及將包括系統內存128的各種系統組件與各處理單元116耦接的總線(bus)118。總線118代表任意數種類型總線結構的其中一種或多種，包括內存總線或內存控制器、外圍總線、加速圖形端口，以及使用任意各種總線架構的處理器或局部總線。作為示例而非限制，此類架構包括工業標準架構(Industry Standard Architecture; ISA)總線、微通道架構(Micro ChannelArchitecture;MCA)總線、增強ISA(Enhanced ISA;EISA)總線、視頻電子標準協會(VideoElectronics Standards Associat1n ； VESA)局部總線，以及外圍組件互連(PeripheralComponent Interconnect;PCI)總線。
[0036]電腦系統112通常包括各種的電腦系統可讀媒體。此類媒體可為可由電腦系統112存取的任意可用媒體，且它包括易失及非易失媒體、可移動及不可移動媒體。
[0037]系統內存128可包括例如隨機存取存儲器(random access memory;RAM) 130和/或高速緩存存儲器(cache memory) 132等易失存儲器形式的電腦系統可讀媒體。電腦系統112還可包括其它可移動/不可移動、易失/非易失電腦系統儲存媒體。僅作為示例，可提供儲存系統134來讀寫不可移動、非易失磁媒體(未顯示且通常被稱作“硬盤驅動器”)。盡管未顯示，但可提供用以讀寫可移動、非易失磁盤的磁盤驅動器(例如“軟盤”)以及用以讀寫可移除、非易失光盤如CD-R0M、DVD_R0M或其它光媒體的光盤驅動器。在此類例子中，每一個都可通過一個或多個數據媒體接口與總線118連接。進一步如圖所示及如下所述，系統內存128可包括具有經配置以執行本發明的實施例的功能的一組(例如至少一個)程序模塊的至少一個程序產品。
[0038]例如但非限制，具有一組(至少一個)程序模塊142的程序140以及操作系統、一個或多個應用程序、其它程序模塊以及程序數據可儲存于系統內存128中。各操作系統、一個或多個應用程序、其它程序模塊，以及程序數據或它們的一些組合可包括網絡環境的實施。程序模塊142通常執行這里所述的本發明的實施例的功能和/或方法。
[0039]—般來說，經執行以實施用以編程裝置結構10的本發明的實施例的例行程序，無論是作為操作系統的部分還是特定應用、組件、程序、對象、模塊或指令序列，或甚至其子集，都可被稱為“電腦程序代碼”或者簡稱為“程序代碼”。程序代碼通常包括電腦可讀指令，其在不同時間駐留于電腦中的各種存儲器及儲存裝置中，且當被電腦中的一個或多個處理器讀取并執行時，使該電腦執行必要的操作以執行實施用以編程裝置結構10的本發明的實施例的各種態樣的操作和/或元件。用以執行本發明的實施例的操作的電腦可讀程序指令可為例如匯編語言或者以一種或多種編程語言的任意組合寫的源代碼或目標代碼。
[0040]電腦系統112也可與例如電源供應110、鍵盤、定點裝置、顯示器124等一個或多個外部裝置114，使用戶能夠與電腦系統112互動的一個或多個裝置，以及/或者使電腦系統112能夠與一個或多個其它電腦裝置通信的任意裝置(例如網卡、調制解調器等)通信。此類通信可通過輸入/輸出(1/0)接口 122發生。另外，電腦系統112可通過網絡適配器120與例如局域網(local area network;LAN)、廣域網(wide area network;WAN)和/或公共網絡(例如因特網)等一個或多個網絡通信。如圖所示，網絡適配器120通過總線118與電腦系統112的其它組件通信。應當理解，盡管未顯示，但可結合電腦系統112使用其它硬件和/或軟件組件。例子包括但不限于:微代碼、裝置驅動程序、冗余處理單元、外部磁盤驅動陣列、RAID系統、磁帶驅動器，以及數據文件儲存系統等。
[0041]請參照圖6，其中，類似的附圖標記表示圖1中的類似特征，裝置結構40與裝置結構10類似，但包括以平面配置而非溝槽內的垂直配置設置的組件。具體地說，裝置結構40包括與絕緣體層18類似的絕緣體層48、與襯墊層20類似的襯墊層50，以及與充當填塞物22的金屬層類似的金屬層52。裝置結構40的絕緣體層48、襯墊層50以及金屬層52連續沉積于襯底12的頂部表面12a上，且于沉積后，具有包含于相對彼此以及相對頂部表面12a平行的平面中的頂部及底部表面。裝置結構40可通過光刻及蝕刻制程圖案化該層48、50、52來形成。
[0042]裝置結構40中所實施的平面MOS電容器或MIS電容器可經編程而使裝置結構40呈現負阻和/或負微分電阻，也如上所述。例如，金屬層52可具有在I微米至15微米的范圍內的層厚度，與較小的膜厚度相比，該層厚度可促進多晶結構中的較大晶粒(例如在I微米至5微米的范圍內的晶粒尺寸)。
[0043]將在下面的例子中說明本發明的其它細節及實施例。
[0044]以一系列不同尺寸的陣列來制造與裝置結構10類似的一系列裝置結構。各陣列中的裝置結構包括由具有15微米的厚度的銅組成的金屬電極(也就是深溝槽填塞物)，由TaN(25納米)/Ta(75納米)的雙層組成的襯墊層，以及包括絕緣體層的具有500納米的名義厚度的二氧化硅。
[0045]通過使用如圖7所示的從OV開始具有每秒IV的斜坡率的125°C下的斜坡編程電壓，在積累模式下編程這些裝置結構。在襯底接地的情況下，向溝槽內的金屬電極施加負電壓。當編程電壓引起陣列中的裝置結構的其中之一的絕緣體層擊穿時，觀察到漏電流突然增加。在該擊穿的位置處導致金屬電極的擠出晶粒穿過絕緣體層及襯墊層進入襯底的半導體材料中。對于測試中的不同裝置(device under testing;DUT)，依據它們實際的絕緣體厚度，如圖7所示的裝置結構的絕緣體層的擊穿電壓分布于約260伏至360伏的范圍內。
[0046]如圖8所示，當在室溫下在反轉模式下測試時，編程后的裝置結構陣列呈現負阻。測試時，向陣列中的各裝置結構的金屬電極施加大于反轉閾值電壓的正電壓，并將襯底的電極接地。當正電壓從OV增加時，觀察到漏電流增加至接近0.5伏的拐點。在該拐點，在一個小于或等于正0.5伏的電壓范圍內，漏電流開始隨電壓增加而降低。在該電壓范圍的上限，發生另一拐點，且漏電流再次開始隨電壓增加而增加。觀察到裝置結構在該電壓范圍內呈現負阻，如漏電流隨電壓增加而降低所證明的那樣。
[0047]圖9是使用二次電子顯微鏡所獲得的顯示其中一個陣列中經編程的裝置結構的部分的二次電子顯微照片。該經編程的裝置結構通過聚焦離子束切片。圖9明顯看到自金屬層的多晶銅突出穿過襯墊層及絕緣體層的銅晶粒。
[0048]上述方法用于集成電路芯片的制造中。制造者可以原始晶圓形式(也就是作為具有多個未封裝芯片的單個晶圓)、作為裸芯片，或者以封裝形式分配最終的集成電路芯片。在后一種情況中，芯片設于單個芯片封裝中(例如塑料承載件，其具有附著至母板或其它更高層次的承載件的引腳)或者多芯片封裝中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該芯片與其它芯片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。最終產品可為包括集成電路芯片的任意產品，涉及范圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
[0049]本領域的技術人員將理解，當元件被描述為與另一元件“連接”或“耦接”時，它可與該另一元件直接連接或親接，或者可存在一個或多個中間元件。相比之下，當元件被描述為與另一元件“直接連接”或“直接耦接”時，不存在中間元件。當元件被描述為與另一元件“非直接連接”或“非直接耦接”時，存在至少一個中間元件。
[0050]對本發明的各種實施例所作的說明是出于示例目的，而非意圖詳盡無遺或限于所揭露的實施例。許多修改及變更對于本領域的技術人員顯而易見，而不背離所述實施例的范圍及精神。這里所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解這里所揭露的實施例。
【主權項】
1.一種裝置結構，通過使用由半導體組成的襯底形成，該裝置結構包括: 由多晶金屬組成的第一層，該多晶金屬包括多個晶粒；以及 由電性絕緣體組成的第二層，該第二層位于該第一層與該襯底的部分之間， 其中，該多個晶粒的至少一個穿過該第二層并進入該襯底的該部分中。2.如權利要求1所述的裝置結構，其中，該第一層及該第二層位于溝槽內，該溝槽具有自該襯底的頂部表面延伸進入該襯底中的側壁。3.如權利要求2所述的裝置結構，其中，該第二層位于該溝槽的該側壁上，且該第一層是位于該溝槽內的填塞物。4.如權利要求1所述的裝置結構，其中，該第一層及該第二層位于該襯底的頂部表面上。5.如權利要求1所述的裝置結構，其中，該第一層的該多晶金屬包括多晶銅。6.如權利要求5所述的裝置結構，其中，該多晶銅具有在I微米至15微米的第一范圍內的層厚度，以及在I微米至5微米的第二范圍內的晶粒尺寸。7.如權利要求5所述的裝置結構，其中，該第二層的該電性絕緣體包括二氧化硅，且該二氧化硅具有在100納米至1000納米的范圍內的厚度。8.如權利要求1所述的裝置結構，其中，該裝置結構包括該襯底的該部分。9.如權利要求1所述的裝置結構，還包括: 位于該第一層與該第二層之間的第三層，該第三層由鉭、氮化鉭、鈦、氮化鈦或其組合組成， 其中，該多個晶粒的該至少一個也穿過該第三層。10.如權利要求1所述的裝置結構，其中，該多個晶粒的該至少一個在該絕緣體層呈現擊穿的位置處穿過該第二層。11.如權利要求1所述的裝置結構，其中，當在操作電路中偏置于反轉模式時，該裝置結構在一個電流范圍內呈現負阻。12.如權利要求11所述的裝置結構，其中，表征該負阻的電壓-電流曲線具有室溫下在1.25至4范圍內的峰谷比。13.如權利要求1所述的裝置結構，其中，當偏置于反轉模式時，該裝置結構是集成電路中的功能裝置元件。14.一種形成裝置結構的方法，該方法包括: 利用由半導體組成的襯底制造金屬-絕緣體-半導體電容器；以及施加信號于該金屬-絕緣體-半導體電容器的金屬層，以使該金屬-絕緣體-半導體電容器的絕緣體層在一位置擊穿，從而形成該裝置結構， 其中，在該絕緣體層的該位置處的該擊穿使該裝置結構呈現負阻。15.如權利要求14所述的方法，其中，施加該信號于該金屬-絕緣體-半導體電容器包括: 偏置于積累模式下，編程該金屬-絕緣體-半導體電容器。16.如權利要求14所述的方法，其中，該信號包括斜坡編程電壓，且施加該信號于該金屬-絕緣體-半導體電容器包括: 將該斜坡編程電壓引導至該金屬-絕緣體-半導體電容器的該金屬層。17.如權利要求14所述的方法，其中，該信號包括脈沖編程電壓，且施加該信號于該金屬-絕緣體-半導體電容器包括: 將該脈沖編程電壓引導至該金屬-絕緣體-半導體電容器的該金屬層。18.如權利要求14所述的方法，其中，制造該金屬-絕緣體-半導體電容器包括: 在該襯底中形成溝槽； 在該溝槽的側壁上形成該絕緣體層；以及 在該溝槽內形成該金屬層， 其中，該絕緣體層設于該金屬層與鄰近該溝槽的該襯底之間，且該擊穿的該位置是沿該溝槽的該側壁的一個位置。19.如權利要求18所述的方法，其中，該金屬層由多晶金屬組成，且施加該信號于該金屬-絕緣體-半導體電容器的該金屬層包括: 使該多晶金屬的晶粒穿過該絕緣體層并進入位于該擊穿的該位置處的該襯底的部分中。20.如權利要求14所述的方法，其中，該金屬層由多晶金屬組成，且施加該信號于該金屬-絕緣體-半導體電容器的該金屬層包括: 使該多晶金屬的晶粒穿過該絕緣體層并進入位于該擊穿的該位置處的該襯底的部分中。
【文檔編號】H01L29/94GK105845744SQ201610069313
【公開日】2016年8月10日
【申請日】2016年2月1日
【發明人】F·陳, C·D·格拉斯, T·L·卡內, M·A·欣奧斯克伊
【申請人】格羅方德半導體公司