一種高耐壓半導體器件及其制造方法

一種高耐壓半導體器件及其制造方法
【專利摘要】本發明提供一種高耐壓半導體器件及其制造方法。本發明的半導體器件，包括第一摻雜類型的半導體襯底、位于所述半導體襯底內的第一摻雜類型的第一阱區與第二摻雜類型的第二阱區、位于所述第一阱區內的源極、位于所述第二阱區內的漏極、以及位于所述半導體襯底上的柵極結構，還包括位于所述第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分，其中，在所述第一淺溝槽隔離部分和所述第二淺溝槽隔離部分之間設置第一摻雜類型的耗盡區域。由此，本發明提供了一種具有較高的擊穿電壓的LDMOS及其制造方法。
【專利說明】
一種高耐壓半導體器件及其制造方法
技術領域
[0001]本發明涉及半導體技術領域，特別地，涉及一種高耐壓半導體器件及其制造方法。
【背景技術】
[0002]隨著半導體行業的迅猛發展，PIC(Power Integrated Circuit，功率集成電路)不斷在多個領域中使用，如電機控制、平板顯示驅動控制、電腦外設的驅動控制等等，PIC電路中所使用的功率器件中，DMOS (Double Diffused M0SFET，雙擴散金屬氧化物半導體場效應管)具有工作電壓高、工藝簡單、易于同低壓CMOS(Complementary Metal OxideSemiconductor,互補金屬氧化物半導體)電路在工藝上兼容等特點而受到廣泛關注。
[0003]DMOS主要有兩種類型垂直雙擴散金屬氧化物半導體場效應管VDM0SFET (verticaldouble-diffused MOSFET，簡稱VDM0S)和橫向雙擴散金屬氧化物半導體場效應LDM0SFET(lateral double-diffused MOSFET，簡稱 LDM0S)。LDMOS 由于更容易與 CMOS 工藝兼容而在業內被廣泛地采用。
[0004]LDMOS(Laterally Diffused Metal Oxide Semiconductor ;橫向擴散金屬氧化物半導體)作為功率器件的重要組成部件之一，具有廣闊的應用前景。由于LDMOS器件通常用于功率電路，例如RF技術和功率MOSFET器件中，功率電路需要獲得高壓功率放大和較大的輸出功率，因此LDMOS器件必須能承受較高的電壓。隨著LDMOS廣泛應用于功率集成電路，對LDMOS器件的性能的要求也越來越高，要求較高的LDMOS器件的擊穿電壓，還可能要求增加閾值漂移等。總之，對具有更高的擊穿電壓的LDMOS器件的需求越來越迫切。現有的LDMOS器件很難滿足具有較高擊穿電壓的要求。
[0005]現有技術的LDMOS如圖1所示。其中，圖1所示的LDMOS包括P型半導體襯底100、位于P型半導體襯底100內的P阱104和N阱105、位于P阱104內的源極101和體電極106、位于N阱內的漏極102以及位于P型半導體襯底100上的柵極結構103，該LDMOS晶體管還包括位于所述P阱104的淺溝槽隔離(STI) 107和位于所述N阱105內的淺溝槽隔離(STI)延長部分108，淺溝槽隔離可以隔離P阱或N阱內的不同組件，提高LDMOS的性能。在圖1所示的LDMOS中，當在漏極端加高壓時，只在N阱105和P型半導體襯底100之間產生耗盡，即，只在N阱的下端產生耗盡層，因此耗盡是單向的，所以擊穿電壓(breakdownvoltage ；BV)不夠高。
[0006]由此可見，現有技術中的LDMOS難以實現較高的擊穿電壓。因此，為解決上述技術問題，有必要提供一種具有較高的擊穿電壓的LDMOS及其制造方法。

【發明內容】

[0007]針對現有技術的不足，本發明提出一種半導體器件及其制造方法和電子裝置，該半導體器件可以具有較高的擊穿電壓。
[0008]根據本發明的一個方面，提供一種半導體器件，包括第一摻雜類型的半導體襯底、位于所述半導體襯底內的第一摻雜類型的第一阱區與第二摻雜類型的第二阱區、位于所述第一阱區內的源極、位于所述第二阱區內的漏極、以及位于所述半導體襯底上的柵極結構，還包括位于所述第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分，其中，在所述第一淺溝槽隔離部分和所述第二淺溝槽隔離部分之間設置第一摻雜類型的耗盡區域。
[0009]可選地，所述半導體器件是LDM0S，所述第一摻雜類型和所述第二摻雜類型分別為P型摻雜和N型摻雜，或者，所述第一摻雜類型和所述第二摻雜類型分別為N型摻雜和P型摻雜。
[0010]可選地，所述半導體器件還包括位于所述第一阱區內的第三淺溝槽隔離部分。
[0011]可選地，所述第一摻雜類型的耗盡區域包括輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。
[0012]可選地，所述半導體器件還包括位于所述第一阱區內的體電極。
[0013]根據本發明的另一方面，提供一種半導體器件的制造方法，所述方法包括:
[0014]步驟SlOl:提供第一摻雜類型的半導體襯底，在所述半導體襯底內形成位于擬形成的第二摻雜類型的第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分；
[0015]步驟S102:通過離子注入在所述半導體襯底內形成第一摻雜類型的第一阱區與第二摻雜類型的第二阱區，其中所述第二阱區包圍所述第一淺溝槽隔離部分和所述第二淺溝槽隔咼部分；
[0016]步驟S103:形成位于所述半導體襯底上的柵極結構；
[0017]步驟S104:通過離子注入形成位于所述第一阱區內的源極以及位于所述第二阱內的漏極；
[0018]步驟S105:通過離子注入形成設置在所述第一淺溝槽隔離部分和第二淺溝槽隔離部分之間的第一摻雜類型的耗盡區域。
[0019]可選地，所述半導體器件是LDM0S，所述第一摻雜類型和所述第二摻雜類型分別為P型摻雜和N型摻雜，或者，所述第一摻雜類型和所述第二摻雜類型分別為N型摻雜和P型摻雜。
[0020]可選地，所述步驟SlOl還包括形成位于所述第一阱區內的第三淺溝槽隔離部分的步驟。
[0021]可選地，在所述步驟S105中，形成所述第一摻雜類型的耗盡區域包括形成輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。
[0022]可選地，所述步驟S104還包括通過離子注入形成位于所述第一阱區內的體電極的步驟。
[0023]可選地，在所述步驟S105中，在同一離子注入工藝中形成位于所述第一阱區內的體電極以及形成輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。
[0024]根據本發明的另一方面，提供一種電子裝置，包括上述半導體器件。
[0025]本發明的半導體器件，通過在漏極端注入離子，從而可以從N阱的上下兩端產生耗盡，因此可以達到提高擊穿電壓的目的。
【附圖說明】
[0026]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0027]附圖中:
[0028]圖1為現有技術中的一種LDMOS的結構的剖視圖；
[0029]圖2A為本發明的實施例的半導體器件的剖視圖；
[0030]圖2B為本發明的實施例的半導體器件的耗盡層的剖視圖；
[0031]圖3A至圖3E為本發明的實施例的半導體器件的制造方法的相關步驟形成的結構的剖視圖；
[0032]圖4為本發明的實施例的半導體器件的制造方法的流程圖。
【具體實施方式】
[0033]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0034]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0035]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接至IJ”或“耦合至IJ”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0036]空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0037]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0038]這里參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例。這樣，可以預期由于例如制造技術和/或容差導致的從所示形狀的變化。因此，本發明的實施例不應當局限于在此所示的區的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入區在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入區到非注入區的二元改變。同樣，通過注入形成的埋藏區可導致該埋藏區和注入進行時所經過的表面之間的區中的一些注入。因此，圖中顯示的區實質上是示意性的，它們的形狀并不意圖顯示器件的區的實際形狀且并不意圖限定本發明的范圍。
[0039]為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發明的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0040]本發明的實施例提供一種半導體器件，該半導體器件本身可以為LDM0S，也可以為包括該LDMOS的其他器件。其中，圖2A與圖2B分別示出了本發明的實施例的半導體器件的剖視圖以及本發明的實施例的半導體器件的耗盡層的剖視圖。
[0041]圖2A為本發明的實施例的半導體器件的剖視圖。如圖2A所示，本實施例的半導體器件包括半導體襯底200、位于半導體襯底200內的P阱204與N阱205、位于P阱204內的源極201和位于N阱205內的漏極202、和位于半導體襯底200上的柵極結構203，還包括位于N阱205內的第一淺溝槽隔離(STI)部分2081和與第一淺溝槽隔離部分2081并列且間隔設置的第二淺溝槽隔離(STI)部分2082，其中，在第一淺溝槽隔離部分2081和所述第二淺溝槽隔離部分2082之間設置P型摻雜的耗盡區域2083。通過該結構，當在漏極202端加高壓時，可以從N阱205的上下兩端產生耗盡，使得耗盡層的面積擴大，從而提高擊穿電壓。
[0042]在本實施例中，該半導體器件還包括位于P阱204內的體電極206。
[0043]在本實施例中，P型摻雜耗盡區域2083還可以包括P型輕摻雜的下耗盡區域2084和P型重摻雜的上耗盡區域2085。通過該結構，使得耗盡層的面積進一步擴大，擊穿電壓進一步提高，并且形成體電極206的步驟可以與形成輕摻雜的下區域2084和重摻雜的上區域2085的步驟在同一離子注入工藝中形成，這樣，有利于簡化半導體器件的制造工藝，降低制造成本。
[0044]在本實施例中，該半導體器件還可以包括位于P阱204內的第三淺溝槽隔離(STI)部分207。淺溝槽隔離部分的材料可以為氧化硅或其他合適的材料。淺溝槽隔離部分可以隔離P阱或N阱內的不同組件，提高LDMOS的晶體管性能。
[0045]需要解釋的是，在本實施例中，P型襯底200可以為獨立的襯底，也可為其他襯底(例如SOI襯底)的一部分。并且，本實施例的P型襯底200，也可以采用其他類型的襯底，例如N型襯底，此時各阱區以及其他組件也需要相應對摻雜類型進行調整，在此并不進行限定。此外，在本實施例中，“N型”是指摻雜有N型離子，“P型”是指摻雜有P型離子。
[0046]圖2B為本發明的實施例的半導體器件的耗盡層的剖視圖。在現有技術中，當在漏極端加高壓時，在N阱和P型襯底之間形成耗盡層，該耗盡是單向的。而在本發明中，如圖2B所示，當在漏極端加高壓時，本發明的耗盡層存不僅存在于N阱和P型襯底之間，還存在于N阱和P型摻雜的耗盡區域之間。因此，本發明是從N阱的上下兩端產生耗盡，使得耗盡層的面積擴大，從而提高了擊穿電壓。
[0047]簡言之，本發明實施例的半導體器件，由于從N阱的上下兩端產生耗盡，可以使得耗盡層的面積擴大，因而可以具有較高的擊穿電壓。
[0048]本發明的實施例提供一種半導體器件的制造方法，用于制造上述的半導體器件。其中，該半導體器件可以為LDM0S，也可以為包括該LDMOS的其他器件。
[0049]下面，參照圖3A至圖3E和圖4來描述本發明實施例提出的半導體器件的制造方法。其中，圖3A至圖3E為本發明實施例的半導體器件的制造方法的相關步驟形成的結構的剖視圖；圖4為本發明實施例的半導體器件的制造方法的一種流程圖。
[0050]本發明的實施例的半導體器件的制造方法，包括如下步驟:
[0051]步驟Al:提供半導體襯底200，在半導體襯底200內形成第一淺溝槽隔離(STI)部分2081和第二淺溝槽隔離(STI)部分2082，第二淺溝槽隔離(STI)部分2082與第一淺溝槽隔離(STI)部分2081并列且間隔設置，如圖3A所示。
[0052]其中，第一淺溝槽隔離(STI)部分2081和第二淺溝槽隔離(STI)部分2082的位置位于擬形成的N阱內。
[0053]此外，在本步驟中，還可以一并形成位于擬形成的P阱內的第三淺溝槽隔離(STI)部分207，如圖3A所示。
[0054]淺溝槽隔離部分的材料可以為氧化硅或其他合適的材料。
[0055]示例性地，步驟Al包括如下步驟:
[0056]步驟All:通過刻蝕在半導體襯底200內形成溝槽；
[0057]步驟A12:在溝槽內填充介電材料；
[0058]步驟A13:通過CMP去除多余的介電材料，以形成淺溝槽隔離部分。
[0059]步驟A2:通過離子注入在半導體襯底200內形成P阱204與N阱205，其中第一淺溝槽隔離部分2081和第二淺溝槽隔離部分2082位于N阱205內，S卩，N阱205包圍第一淺溝槽隔離部分2081和第二淺溝槽隔離部分2082。
[0060]經過步驟A2，形成的結構如圖3B所示。
[0061]其中，P阱204與N阱205分別用于容置LDMOS的源極和漏極，P阱204與N阱205通常并列設置。在本步驟中，可以先形成P阱204再形成N阱205，也可先形成N阱205再形成P阱204。進行離子注入時所采用的離子可以根據實際需要進行選擇，在此并不進行限定。
[0062]如果步驟Al中形成了第三淺溝槽隔離部分207，那么，本步驟形成的P阱204包圍第三淺溝槽隔離部分207，即，第三淺溝槽隔離部分207位于P阱204內。
[0063]步驟A3:形成位于所述半導體襯底上的柵極結構203。如圖3C所示。其中，柵極結構203包括柵極2033、位于柵極2033下方的柵極介電層2031以及柵極側壁2032
[0064]示例性地，步驟A3包括如下步驟:
[0065]步驟A31:形成位于所述半導體襯底上的柵極介電層2031 ;
[0066]步驟A32:形成位于所述柵極介電層2031上方的柵極2033。
[0067]其中，形成柵極介電層2031的方法，可以為現有技術中的各種可行的方法，例如沉積介電材料并進行刻蝕等。柵極介電層2031的材料可以為氧化硅等。
[0068]其中，形成柵極2033的方法，可以采用現有技術中的各種可行的方法，例如沉積多晶硅并進行刻蝕等。柵極2033的材料可以為多晶硅或金屬。
[0069]在本步驟中，在形成柵極2033之后還可以包括形成柵極側壁2032的步驟，形成的柵極側壁2032的結構如圖3C所示。柵極側壁2032可以采用現有技術中的各種可行的材料，例如氧化硅等。示例性地，柵極介電層2031的材料與淺溝槽隔離部分的材料相同，且均為氧化硅。
[0070]步驟A4:通過離子注入形成位于P阱204內的源極201以及位于N阱205內的漏極202，如圖3D所示。
[0071]示例性地，該離子注入所注入的離子為N+離子。
[0072]在本步驟中，還可以通過離子注入形成位于P阱204內的體電極206。其中，體電極206和源極201由第三淺溝槽隔離部分207隔離。示例性地，在形成體電極206時所注入的離子可以為P+離子。
[0073]在本實施例中，離子注入所采用的離子類型可以根據實際需要進行選擇，在此并不進行限定。并且，源極201與漏極202可以在同一離子注入工藝中形成。形成源極201與漏極202的離子注入工藝，可以位于形成體電極206的離子注入工藝之前或之后，在此亦不進行限定。
[0074]步驟A5:通過離子注入形成設置在所述第一淺溝槽隔離部分2081和第二淺溝槽隔離部分2082之間的P型摻雜的耗盡區域，如圖3E所示。
[0075]示例性地，該離子注入所注入的離子為P型離子，在本實施例中，離子注入所采用的離子類型可以根據實際需要進行選擇，在此并不進行限定。
[0076]在本實施例中，形成P型摻雜的耗盡區域2083還可以包括形成P型輕摻雜的下耗盡區域2084和P型重摻雜的上耗盡區域2085。形成體電極206的步驟也可以與形成輕摻雜的下耗盡區域2084和重摻雜的上耗盡區域2085的步驟在同一離子注入工藝中形成，這樣，有利于簡化半導體器件的制造工藝，降低制造成本。
[0077]至此，完成了本實施例的半導體器件的制造方法的關鍵步驟的介紹。在步驟A5之后還可以包括其他步驟，在此并不進行限定。需要解釋的是，在本實施例中，P型襯底200可以為獨立的襯底，也可為其他襯底(例如SOI襯底)的一部分。并且，本實施例的P型襯底200，也可以采用其他類型的襯底，例如N型襯底，此時各阱區以及其他組件也需要相應對摻雜類型進行調整，在此并不進行限定。此外，在本實施例中，“N型”是指摻雜有N型離子，“P型”是指摻雜有P型離子。
[0078]本發明實施例的半導體器件的制造方法，通過離子注入形成設置在所述第一淺溝槽隔離部分2081和第二淺溝槽隔離部分2082之間的P型摻雜的耗盡區域，使得當在漏極端加高壓時，本發明的耗盡層不僅存在于N阱和P型襯底之間，還存在于N阱和P型摻雜的耗盡區域2083之間。也就是說，根據本實施例的方法所制得的半導體器件，由于從N阱205的上下兩端產生耗盡，使得耗盡層的面積擴大，可以具有較高的擊穿電壓。
[0079]根據TCAD仿真結果，本發明的LDMOS的擊穿電壓大于13.1V，而常規LDMOS的擊穿電壓大于11.4V。由此可見，本發明的LDMOS的擊穿電壓比常規LDMOS的擊穿電壓提高了15%。
[0080]圖4示出了本發明的實施例的半導體器件的制造方法的流程圖，用于簡要示出上述方法的典型流程。具體包括:
[0081]步驟SlOl:提供第一摻雜類型的半導體襯底，在所述半導體襯底內形成位于擬形成的第二摻雜類型的第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分；
[0082]步驟S102:通過離子注入在所述半導體襯底內形成第一摻雜類型的第一阱區與第二摻雜類型的第二阱區，其中所述第二阱區包圍所述第一淺溝槽隔離部分和所述第二淺溝槽隔咼部分；
[0083]步驟S103:形成位于所述半導體襯底上的柵極結構；
[0084]步驟S104:通過離子注入形成位于所述第一阱區內的源極以及位于所述第二阱內的漏極；
[0085]步驟S105:通過離子注入形成設置在所述第一淺溝槽隔離部分和第二淺溝槽隔離部分之間的第一摻雜類型的耗盡區域。
[0086]本發明的實施例提供一種電子裝置，包括上述的半導體器件。
[0087]本發明的實施例的電子裝置，可以是手機、平板電腦、筆記本電腦、上網本、游戲機、電視機、V⑶、DVD、導航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產品或設備，也可為任何包括上述半導體器件的中間產品。
[0088]本發明的實施例的電子裝置，由于使用了上述的半導體器件，因而同樣具有上述優點。
[0089]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發明限制于所描述的實施例范圍內。此外本領域技術人員可以理解的是，本發明并不局限于上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的范圍以內。本發明的保護范圍由附屬的權利要求書及其等效范圍所界定。
【主權項】
1.一種半導體器件，包括第一摻雜類型的半導體襯底、位于所述半導體襯底內的第一摻雜類型的第一阱區與第二摻雜類型的第二阱區、位于所述第一阱區內的源極、位于所述第二阱區內的漏極、以及位于所述半導體襯底上的柵極結構，還包括位于所述第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分，其特征在于，在所述第一淺溝槽隔離部分和所述第二淺溝槽隔離部分之間設置第一摻雜類型的耗盡區域。2.如權利要求1所述的半導體器件，其特征在于，所述半導體器件是LDMOS，所述第一摻雜類型和所述第二摻雜類型分別為P型摻雜和N型摻雜，或者，所述第一摻雜類型和所述第二摻雜類型分別為N型摻雜和P型摻雜。3.如權利要求1所述的半導體器件，其特征在于，所述半導體器件還包括位于所述第一阱區內的第三淺溝槽隔離部分。4.如權利要求1所述的半導體器件，其特征在于，所述第一摻雜類型的耗盡區域包括輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。5.如權利要求1所述的半導體器件，其特征在于，所述半導體器件還包括位于所述第一阱區內的體電極。6.一種半導體器件的制造方法，所述方法包括: 步驟SlOl:提供第一摻雜類型的半導體襯底，在所述半導體襯底內形成位于擬形成的第二摻雜類型的第二阱區內的第一淺溝槽隔離部分和與所述第一淺溝槽隔離部分并列且間隔設置的第二淺溝槽隔離部分； 步驟S102:通過離子注入在所述半導體襯底內形成第一摻雜類型的第一阱區與第二摻雜類型的第二阱區，其中所述第二阱區包圍所述第一淺溝槽隔離部分和所述第二淺溝槽隔咼部分； 步驟S103:形成位于所述半導體襯底上的柵極結構； 步驟S104:通過離子注入形成位于所述第一阱區內的源極以及位于所述第二阱內的漏極； 步驟S105:通過離子注入形成設置在所述第一淺溝槽隔離部分和第二淺溝槽隔離部分之間的第一摻雜類型的耗盡區域。7.如權利要求6所述的半導體器件的制造方法，其特征在于，所述半導體器件是LDMOS,所述第一摻雜類型和所述第二摻雜類型分別為P型摻雜和N型摻雜，或者，所述第一摻雜類型和所述第二摻雜類型分別為N型摻雜和P型摻雜。8.如權利要求6所述的半導體器件的制造方法，其特征在于，所述步驟SlOl還包括形成位于所述第一阱區內的第三淺溝槽隔離部分的步驟。9.如權利要求6所述的半導體器件的制造方法，其特征在于，在所述步驟S105中，形成所述第一摻雜類型的耗盡區域包括形成輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。10.如權利要求6所述的半導體器件的制造方法，其特征在于，所述步驟S104還包括通過離子注入形成位于所述第一阱區內的體電極的步驟。11.如權利要求9所述的半導體器件的制造方法，其特征在于，在所述步驟S105中，在同一離子注入工藝中形成位于所述第一阱區內的體電極以及形成輕摻雜的第一摻雜類型的下耗盡區域和重摻雜的第一摻雜類型的上耗盡區域。12.一種電子裝置，包括權利要求1-5之一所述的半導體器件。
【文檔編號】H01L29/06GK105845727SQ201510020385
【公開日】2016年8月10日
【申請日】2015年1月15日
【發明人】陳宗高, 陳軼群, 王海強, 袁秉榮, 蒲賢勇
【申請人】中芯國際集成電路制造(上海)有限公司