用于減少柵極電阻的接觸結構及其制造方法
【專利摘要】一種襯底上具有柵極且柵極與源極/漏極(S/D)相鄰的半導體器件。第一介電層覆蓋柵極和S/D區域，第一介電層具有位于S/D區域上的第一接觸孔且第一接觸插塞由第一材料形成，第一接觸插塞與各自的S/D區域連接。第二介電層覆蓋第一介電層和第一接觸插塞。由第二材料形成的第二接觸插塞填充形成在第一介電層和第二介電層中的第二接觸孔。第二接觸插塞與形成在第二介電層中的柵極和互連結構連接，互連結構與第一接觸插塞連接。第二材料與第一材料不同，且第二材料具有比第一材料低的電阻。
【專利說明】用于減少柵極電阻的接觸結構及其制造方法
[0001 ] 本申請是于2011年10月19日提交的申請號為201110324281.2的名稱為“用于減少柵極電阻的接觸結構及其制造方法”的發明專利申請的分案申請。
技術領域
[0002]本發明涉及一種半導體器件，具體的說，本發明涉及一種襯底上具有柵極且柵極與源極/漏極(S/D)相鄰的半導體器件。
【背景技術】
[0003]本發明大體上涉及半導體器件的制造，且更具體地說是涉及具有帶有降低了的柵極電阻的接觸結構的半導體器件。提供如信號傳遞的電傳導線在電子器件和半導體集成電路(IC)器件中是必要的。通過在所需要位置中的導電插塞連接不同層上的的導線從而提供預期的作用。半導體制造工藝中的連續進步帶來了具有更好部件和/或更高集成程度的半導體器件。半導體器件包括的各個部件中，接觸結構通常提供電路器件和/或互連層之間的電連接。
[0004]含有接觸結構的典型半導體器件具有半導體襯底上的柵極結構和半導體襯底中在橫向上與柵極結構鄰近的源極/漏極區。在層間介質(ILD)中形成接觸孔然后用導電材料填充如鎢接觸從而電連接柵極結構。然而，鎢接觸提供不利的高柵極電阻。
[0005]因此需要提供具有接觸結構的半導體器件以及用于降低柵極電阻的制造方法從而改進電阻/電容連接(RC延遲)。
【發明內容】
[0006]針對現有技術中的問題，本發明提供了一種半導體器件，包括:柵極結構，位于半導體襯底上;源極/漏極區域，在橫向上鄰近所述半導體襯底中的所述柵極結構；第一介電層，覆蓋所述柵極結構和所述源極/漏極區域，其中所述第一介電層具有位于所述源極/漏極區域上方的第一接觸孔;第一接觸插塞，由填充所述第一接觸孔的第一導電材料形成，其中所述第一接觸插塞與各自的源極/漏極區域電連接;第二介電層，在所述第一介電層和所述第一接觸插塞上方;第二接觸孔，形成在所述第一介電層和所述第二介電層中；第二接觸插塞，由填充所述第二接觸孔的第二導電材料形成，其中所述第二接觸插塞與所述柵極結構電連接;和互連結構，基本形成在所述第二介電層中，所述互連結構與所述第一接觸插塞電連接;其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻。
[0007]根據本發明所述的半導體器件，其中所述第一導電材料至少包括鎢或鎢基合金的其中之一。
[0008]根據本發明所述的半導體器件，其中所述第二導電材料至少包括銅或銅基合金之
O
[0009]根據本發明所述的半導體器件，其中所述互連結構由所述第二導電材料形成。
[0010]根據本發明所述的半導體器件，還包括處于所述第一介電層和所述第二介電層之間的蝕刻停止層。
[0011]根據本發明所述的半導體器件，還包括位于所述柵極結構和所述源極/漏極區域上的硅化物層，其中所述第一接觸孔暴露所述源極/漏極區域上的所述硅化物層。
[0012]根據本發明所述的半導體器件，還包括處于所述第一介電層和所述硅化物層之間的接觸蝕刻停止層，其中所述第一接觸孔穿過所述第一介電層和所述接觸蝕刻停止層從而暴露出所述硅化物層。
[0013]根據本發明所述的半導體器件，還包括覆蓋所述柵極結構的接觸蝕刻停止層，其中所述第二接觸孔穿過所述第一介電層和所述第二介電層以及所述接觸蝕刻停止層從而暴露所述硅化物層。
[0014]根據本發明所述的一種半導體器件，包括:柵極結構，位于半導體襯底上;源極/漏極區域，橫向上鄰近所述半導體襯底中的所述柵極結構;第一介電層，覆蓋所述柵極結構和所述源極/漏極結構，其中所述第一介電層具有在所述源極/漏極區域上的第一接觸孔;第一接觸插塞，由填充所述第一接觸孔的第一導電材料形成，其中所述第一接觸插塞與各自的源極/漏極區域電連接;第二介電層，位于所述第一介電層和所述第一接觸插塞上方;第二接觸孔，形成在所述第一介電層和所述第二介電層中；第二接觸插塞，由填充基本上位于所述第一介電層中的所述第二接觸孔的第二導電材料形成，其中所述第二接觸插塞與所述柵極結構電連接;第一互連結構，基本形成在所述第二介電層中，所述第一互連結構與所述第二接觸插塞電連接;和第二互連結構，基本形成在所述第二介電層中，并與所述第一接觸插塞電連接;其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻。
[0015]根據本發明所述的半導體器件，其中所述第一導電材料至少包括鎢或鎢基合金中之一O
[0016]根據本發明所述的半導體器件，其中所述第二導電材料至少包括銅或銅基合金中之一O
[0017]根據本發明所述的半導體器件，其中所述第一互連結構和所述第二互連結構由所述第二導電材料形成。
[0018]根據本發明所述的半導體器件，還包括位于所述第一介電層和所述第二介電層之間的蝕刻停止層。
[0019]根據本發明所述的半導體器件，還包括位于所述柵極結構和所述源極/漏極區域上的硅化物層，其中所述第一接觸孔暴露所述源極/漏極區域上的所述硅化物層。
[0020]根據本發明所述的半導體器件，還包括位于所述第一介電層和所述硅化物層之間的接觸蝕刻停止層，其中所述第一接觸孔穿過所述第一介電層和所述接觸蝕刻停止層從而暴露出所述硅化物層。
[0021]根據本發明所述的半導體器件，還包括覆蓋所述柵極結構的接觸蝕刻停止層，其中所述第二接觸孔穿過所述第一介電層和所述第二介電層以及所述接觸蝕刻停止層從而暴露出所述硅化物層。
[0022]根據本發明所述的一種形成半導體器件的方法，包括:在半導體襯底上形成柵極結構;形成在橫向上與所述半導體襯底中的所述柵極結構鄰近的源極/漏極區域;在所述柵極結構和所述源極/漏極結構上方沉積第一介電層，其中所述第一介電層具有位于所述源極/漏極區域上方的第一接觸孔;在第一接觸孔中沉積第一導電材料從而形成第一接觸插塞，其中所述第一接觸插塞與各自的源極/漏極區域電連接;在所述第一介電層和所述第一接觸插塞上方沉積第二介電層;在所述第一介電層和所述第二介電層中形成第二接觸孔；在所述第二接觸孔中沉積第二導電材料從而形成第二接觸插塞，其中所述第二接觸插塞與所述柵極結構電連接；以及基本上在所述第二介電層中形成互連結構，所述互連結構與所述第一接觸插塞電連接;其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻。
[0023]根據本發明所述的方法，其中所述第一導電材料至少包括鎢或鎢基合金中之一。
[0024]根據本發明所述的方法，其中所述第二導電材料至少包括銅或銅基合金中之一。
[0025]根據本發明所述的方法，其中所述互連結構由所述第二導電材料形成。
【附圖說明】
[0026]通過以下詳細的描述、所附權利要求以及附圖，本發明的特征、方面以及優點會更完全顯而易見，其中:
[0027]圖1A到圖1F是根據實施例，示出在半導體器件上形成接觸結構的方法的橫截面視圖。
[0028]圖2A-圖2B是根據另一個實施例，示出在半導體器件上形成接觸結構的方法的橫截面視圖。
【具體實施方式】
[0029]在以下描述中，闡述了許多特定的細節從而提供了本公開的實施例的完全理解。然而，本領域的普通技術人員應意識到沒有這些特定的細節也可實施本公開的實施例。在一些例子中，沒有詳細描述公知的結構和工藝從而避免了本公開的不必要的模糊的實施例。
[0030]整個本說明書中引用“一個實施例”或“某個實施例”意味著本公開的至少一個實施例包括關于所述實施例而描述的特定部件、結構或特征。因此在本說明書的各個位置出現的短語“在一個實施中”或“在某個實施例中”不一定指同一個實施例。而且，在一個或多個實施例中可以以任何合適的方式組合特定部件、結構或特征。應理解，以下附圖沒有按比例繪制;而這些附圖只是為了闡明。
[0031]本文中，圖1A到圖1F的橫截面視圖示出了形成使用銅插塞電連接柵極電極層的接觸結構。
[0032]在圖1A中，圖案化沉積在半導體襯底20上的柵極介電材料和柵極導電材料然后分別形成柵極介電層30和柵極電極層40，柵極介電層30和柵極電極層40—起形成柵極結構。襯底20為體硅，但是也可使用其它普通使用的材料和結構如硅上絕緣體(SOI)或位于體硅鍺上的硅層。可由氧化硅或高-k介電材料形成柵極介電層30。柵極電極層40可由非晶形多晶硅、摻雜多晶硅、金屬、單晶硅或其它導電材料形成。
[0033]然后分別在襯底20的柵極結構的每一邊實施輕離子注入工藝從而形成兩個輕摻雜區域50。然后，在柵極結構的每個側壁上形成介電間隔60。介電間隔60可由氧化物、氮化物、氮氧化物或其組合形成。然后在輕摻雜區域50上實施重離子注入工藝從而形成重摻雜區域70。因此，在襯底20的柵極結構的每一邊上中形成帶有輕摻雜漏極(LDD)結構50的兩個源極/漏極區70 JOS晶體管是否為nMOS或pMOS晶體管取決于襯底20和源極/漏極區70的導電類型。對于PMOS晶體管，LDD結構和源極/漏極區將為P-型且襯底將為η-型。對于nMOS晶體管，LDD結構和源極/漏極區將為η-型且襯底將為P-型。
[0034]為了降低薄層電阻，在源極/漏極區70和柵極電極層40上形成硅化物層80。硅化物層80為包括金屬如鈦、鈷、鎳、鈀、鉑、鉺以及類似物的金屬硅化物層。在其中電阻和歐姆接觸的考慮不是如此重要的可替換實施例中，如在高-k金屬柵極工藝中，硅化物層80是可選的。
[0035]在隨后的接觸孔形成過程中用于控制端點的接觸蝕刻停止層(CESL)沉積在上述MOS晶體管(在襯底20上完成的)上。CESL90可由氮化硅、氮氧化硅、碳化硅或其組合物形成。第一層間介電(ILD)層100形成在CESL90上從而使MOS晶體管與互連結構的隨后形成相隔離。第一 ILD層100可通過熱CVD工藝或高密度等離子體(HDP)工藝由摻雜的或未摻雜的硅氧化物如未摻雜的硅酸鹽玻璃(USG)、磷摻雜硅酸鹽玻璃(PSG)或硼磷硅酸鹽玻璃(BPSG)形成。可選地，第一ILD層100可由摻雜的或P-摻雜的旋涂玻璃(SOG)、PTE0S或BPTEOS形成。在平坦化如第一 ILD層100上的化學機械平坦化(CMP)之后，提供了介質抗反射涂層(DARC)和/或底部抗反射涂層(BARC)以及光刻圖案化光阻層，為了簡明，附圖中省略了這些。然后實施干法蝕刻從而形成穿過第一 ILD層100和CESL90的第一接觸孔105。在一些包括硅化物層80的實施例中，蝕刻工藝暴露了位于源極/漏極區70上的硅化物層80。然后剝去圖案化的光阻和BARC層。
[0036]在圖1B中，第一導電層沉積在襯底20上從而也填充了第一接觸孔105。通過CMP移去部分第一導電層而不是第一接觸孔105。然后暴露出第一 ILD層100且保留填充第一接觸孔105的部分第一導電層，從而成為第一接觸插塞110。第一接觸插塞110由鎢或鎢基合金形成，且在下文中也命名為鎢插塞110。形成鎢插塞110的一個方法包括選擇性鎢化學氣相沉積(W-CVD)方法。例如，鎢可能實質上只沉積在第一接觸孔105底部暴露的硅上，然后通過回蝕刻步驟移除過度生長的鎢。
[0037]在圖1C中，蝕刻停止層125和第二ILD層130沉積在第一ILD層100上。蝕刻停止層125可通過任何沉積工藝包括LPCVD(低壓化學氣相沉積)、APCVD(大氣壓化學氣相沉積)、PECVD (等離子增強化學氣相沉積)、PVD (物理氣相沉積)、濺射法和將來開發的沉積工藝由氧化硅、氮化硅、碳化硅、氮氧化硅或其組合物形成。盡管實施例示出了蝕刻停止層125，但是當忽略使用蝕刻停止層125取決于接觸形成控制中的進步時，本公開提供價值。
[0038]第二ILD層130可為金屬間介電(Hffi)層且可通過任何技術包括旋轉涂布、CVD和將來開發的沉積工藝形成。第二 ILD層130可為單層或多層結構(帶有或不帶有中間的蝕刻停止層)。在一個實施例中，第二ILD層130由低-K介電層形成。整個本公開所使用的術語“低_k”用來定義介電材料的介電常數為4.0或更低。根據實施例可使用各種各樣的低-k材料例如旋轉無機電介質、旋轉有機電介質、多孔介電材料、有機聚合物、有機娃玻璃、氟娃酸鹽玻璃(FSG)、類金剛石碳、HSQ(氫倍半硅氧烷)系列材料、MSQ(甲基倍半硅氧烷)系列材料、多孔有機系列材料、聚酰亞胺。聚倍半硅氧烷、聚多芳基酯、氟硅酸鹽玻璃和商用材料如來自聯合信號公司(Allied Signal)的FLARE?或來自道康寧(Dow Corning)的SiLK?以及其它低-k介電成分。
[0039]在圖1D中，然后實施干法蝕刻工藝從而形成穿過第二 ILD層130、蝕刻停止層125、第一 ILD層100和接觸蝕刻停止層90的第二接觸孔107。在一些包括硅化物層80的實施例中，蝕刻工藝暴露出位于柵極電極層40上的硅化物層80。
[0040]現參考圖1E，第二導電層沉積在襯底20上從而也填充了第二接觸孔107。通過CMP移除部分第二導電層而不是第二接觸孔107。然后暴露出第二 ILD層130且保留第二導電層填充第二接觸孔107的部分從而成為第二接觸插塞120。也將第二接觸插塞命名為與柵極電極層40電連接的銅插塞120。銅插塞120可包括選自一組包括(但是不限于)銅和銅基合金、金、金合金、銀和銀合金導電材料的低電阻導電材料。形成銅插塞120的一個方法包括使用含有金屬種子層沉積和銅電化學電鍍的銅填充工藝。金屬種子層通過PVD、CVD或ALD方法可包括銅、鎳、鉬、鉑或類似物。
[0041 ]第二接觸插塞120形成之后，第三接觸孔135基本形成在第二ILD層130中。第三接觸孔135可為使用帶有掩模技術和各向異性蝕刻操作(如等離子體蝕刻或反應性離子蝕刻)的典型光刻形成的單鑲嵌開口或雙鑲嵌開口。
[0042]在圖1F中，然后第三導電層沉積在襯底20上的第三接觸孔135中。然后平坦化部分第三導電層從而形成與各自的鎢插塞110電連接的互連結構140。互連結構140可包括選自一組包括(但不限于)銅和銅基合金、金、金合金、銀和銀合金導電材料的低電阻導電材料。
[0043]圖2A到圖2B示出了使用用于電連接柵極電極層的銅插塞形成接觸結構的另一個方法的示例性實施例。如圖1D所示的第二接觸孔107形成之后，圖2A示出了使用帶有掩模技術和各向異性蝕刻操作(如等離子體蝕刻或反應性離子蝕刻)的典型光刻，基本上在第二介電層130中和第二接觸孔107上形成單鑲嵌開口或雙鑲嵌開口。如圖2B所示，然后導電層沉積在襯底20上的第三接觸孔135和第二接觸孔107中。接著平坦化部分導電層從而形成與各自的鎢插塞110電連接的互連結構150和與柵極電極層40電連接的互連結構145。互連結構150和145可包括選自一組包括(但不限于)銅和銅基合金、金、金合金、銀和銀合金導電材料的低電阻導電材料。
[0044]已經描述了具有接觸結構的半導體器件的實施例。因為第二接觸插塞120包括電阻比鎢小的材料如銅和銅基合金、金、金合金、銀和銀合金，因此接觸結構降低了柵極電阻。
[0045]以上詳細描述了示例性實施例。然而很明顯在不背離本公開的寬泛主旨和范圍的情況下，可以做各種更改、結構、工藝和改變。因此，說明書和附圖是為了說明而不用于限定。據了解本公開的實施例可以使用各種其它組合和環境且可以在本發明的范圍內改變和更改。
【主權項】
1.一種半導體器件，包括: 柵極結構，位于半導體襯底上； 源極/漏極區域，在橫向上鄰近所述半導體襯底中的所述柵極結構； 第一介電層，覆蓋所述柵極結構和所述源極/漏極區域，其中所述第一介電層具有位于所述源極/漏極區域上方的第一接觸孔； 第一接觸插塞，由填充所述第一接觸孔的第一導電材料形成，其中所述第一接觸插塞與各自的源極/漏極區域電連接； 第二介電層，覆蓋在所述第一介電層和所述第一接觸插塞上方； 第二接觸孔，形成在所述第一介電層和所述第二介電層中； 第二接觸插塞，由填充至少在所述第一介電層中的所述第二接觸孔的第二導電材料形成，其中所述第二接觸插塞與所述柵極結構電連接;和 互連結構，基本形成在所述第二介電層中，所述互連結構與所述第一接觸插塞電連接；其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻； 其中由所述第二導電材料形成的所述第二接觸孔和所述第二接觸插塞從所述第一介電層連續延伸至所述第二介電層。2.根據權利要求1所述的半導體器件，其中所述第一導電材料至少包括鎢或鎢基合金的其中之一。3.根據權利要求1所述的半導體器件，其中所述第二導電材料至少包括銅或銅基合金之一O4.根據權利要求1所述的半導體器件，其中所述互連結構由所述第二導電材料形成。5.根據權利要求1所述的半導體器件，還包括處于所述第一介電層和所述第二介電層之間的蝕刻停止層。6.根據權利要求1所述的半導體器件，還包括: 位于所述柵極結構和所述源極/漏極區域上的硅化物層，其中所述第一接觸孔暴露所述源極/漏極區域上的所述硅化物層。7.根據權利要求6所述的半導體器件，還包括: 處于所述第一介電層和所述硅化物層之間的接觸蝕刻停止層，其中所述第一接觸孔穿過所述第一介電層和所述接觸蝕刻停止層從而暴露出所述硅化物層。8.根據權利要求6所述的半導體器件，還包括: 覆蓋所述柵極結構的接觸蝕刻停止層，其中所述第二接觸孔穿過所述第一介電層和所述第二介電層以及所述接觸蝕刻停止層從而暴露出所述硅化物層。9.一種半導體器件，包括: 柵極結構，位于半導體襯底上； 源極/漏極區域，橫向上鄰近所述半導體襯底中的所述柵極結構； 第一介電層，覆蓋所述柵極結構和所述源極/漏極結構上，其中所述第一介電層具有在所述源極/漏極區域上方的第一接觸孔； 第一接觸插塞，由填充所述第一接觸孔的第一導電材料形成，其中所述第一接觸插塞與各自的源極/漏極區域電連接； 第二介電層，覆蓋在所述第一介電層和所述第一接觸插塞上方； 第二接觸孔，形成在所述第一介電層和所述第二介電層中； 第二接觸插塞，由填充基本上位于所述第一介電層中的所述第二接觸孔的第二導電材料形成，其中所述第二接觸插塞與所述柵極結構電連接； 第一互連結構，基本形成在所述第二介電層中，所述第一互連結構與所述第二接觸插塞電連接;和 第二互連結構，基本形成在所述第二介電層中，并與所述第一接觸插塞電連接； 其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻； 其中由所述第二導電材料形成的所述第二接觸孔和所述第二接觸插塞從所述第一介電層連續延伸至所述第二介電層。10.根據權利要求9所述的半導體器件，其中所述第一導電材料至少包括鎢或鎢基合金中之一。11.根據權利要求9所述的半導體器件，其中所述第二導電材料至少包括銅或銅基合金之一O12.根據權利要求9所述的半導體器件，其中所述第一互連結構和所述第二互連結構由所述第二導電材料形成。13.根據權利要求9所述的半導體器件，還包括位于所述第一介電層和所述第二介電層之間的蝕刻停止層。14.根據權利要求9所述的半導體器件，還包括位于所述柵極結構和所述源極/漏極區域上的硅化物層，其中所述第一接觸孔暴露所述源極/漏極區域上的所述硅化物層。15.根據權利要求14所述的半導體器件，還包括處于所述第一介電層和所述硅化物層之間的接觸蝕刻停止層，其中所述第一接觸孔穿過所述第一介電層和所述接觸蝕刻停止層從而暴露出所述硅化物層。16.根據權利要求14所述的半導體器件，還包括覆蓋所述柵極結構的接觸蝕刻停止層，其中所述第二接觸孔穿過所述第一介電層和所述第二介電層以及所述接觸蝕刻停止層從而暴露出所述娃化物層。17.—種形成半導體器件的方法，包括: 在半導體襯底上形成柵極結構； 形成在橫向上與所述半導體襯底中的所述柵極結構鄰近的源極/漏極區域； 在所述柵極結構和所述源極/漏極結構上方沉積第一介電層，其中所述第一介電層具有位于所述源極/漏極區域上方的第一接觸孔； 在第一接觸孔中沉積第一導電材料從而形成第一接觸插塞，其中所述第一接觸插塞與各自的源極/漏極區域電連接； 在所述第一介電層和所述第一接觸插塞上方沉積第二介電層； 在所述第一介電層和所述第二介電層中形成第二接觸孔； 在至少在所述第一介電層中的所述第二接觸孔中沉積第二導電材料從而形成第二接觸插塞，其中所述第二接觸插塞與所述柵極結構電連接;以及 基本上在所述第二介電層中形成互連結構，所述互連結構與所述第一接觸插塞電連接； 其中所述第二導電材料與所述第一導電材料不同，且所述第二導電材料具有比所述第一導電材料低的電阻； 其中由所述第二導電材料形成的所述第二接觸孔和所述第二接觸插塞從所述第一介電層連續延伸至所述第二介電層。18.根據權利要求17所述的方法，其中所述第一導電材料至少包括鎢或鎢基合金中之 O19.根據權利要求17所述的方法，其中所述第二導電材料至少包括銅或銅基合金之一。20.根據權利要求19所述的方法，其中所述互連結構由所述第二導電材料形成。
【文檔編號】H01L21/768GK105845652SQ201610192275
【公開日】2016年8月10日
【申請日】2011年10月19日
【發明人】張家龍, 趙治平, 陳俊宏, 曾華洲, 鄭價言, 莊學理
【申請人】臺灣積體電路制造股份有限公司