改進的電阻式隨機存取存儲器（rram）結構的制作方法
【專利摘要】提供了具有基于V族氧化物和氧化鉿的高κ層的電阻式隨機存取存儲器(RRAM)單元。RRAM單元包括底部電極層；V族氧化物層，布置在底部電極層上方；和氧化鉿基層，布置在V族氧化物層上方并且鄰接V族氧化物層。RRAM單元還包括覆蓋層，布置在氧化鉿基層上方并且鄰接氧化鉿基層；以及頂部電極層，布置在覆蓋層上方。還提供了一種用于制備RRAM單元的方法。本發明實施例涉及改進的電阻式隨機存取存儲器(RRAM)結構。
【專利說明】
改進的電阻式隨機存取存儲器(RRAM)結構
技術領域
[0001 ]本發明實施例涉及改進的電阻式隨機存取存儲器(RRAM)結構。
【背景技術】
[0002]許多現代電子器件包含電子存儲器。電子存儲器可以是易失性存儲器或非易失性存儲器。非易失性存儲器能夠在斷電的情況下存儲數據，而易失性存儲器不能在斷電的情況下存儲數據。電阻式隨機存取存儲器(RRAM)由于其簡單的結構和它的與互補金屬氧化物半導體(CMOS)邏輯制造工藝的兼容性，是一種用于下一代非易失性存儲器的有前途的候選者ο
【發明內容】
[0003]根據本發明的一些實施例，提供了一種電阻式隨機存取存儲器(RRAM)單元，包括:底部電極層;V族氧化物層，布置在所述底部電極層上方;氧化鉿基層，布置在所述V族氧化物層上方并且鄰接所述V族氧化物層;覆蓋層，布置在所述氧化鉿基層上方并且鄰接所述氧化鉿基層；以及頂部電極層，布置在所述覆蓋層上方。
[0004]根據本發明的另一些實施例，還提供了一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括:形成RRAM堆疊件，所述RRAM堆疊件包括按照順序堆疊的底部電極層、V族氧化物層、氧化鉿基層、覆蓋層和頂部電極層;形成掩蔽所述RRAM堆疊件的器件區的硬掩模層;根據所述硬掩模層實施所述頂部電極層和所述覆蓋層的第一蝕刻，其中，所述第一蝕刻延伸至所述氧化鉿基層；以及實施所述底部電極層、所述V族氧化物層和所述氧化鉿基層的第二蝕刻。
[0005]根據本發明的又一些實施例，還提供了一種電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括:底部電極層;高K層，具有可變電阻和超過3.9的介電常數，其中，所述高K層包括:V族氧化物層，布置在所述底部電極層上方;和氧化鉿基層，鄰接所述V族氧化物層;和覆蓋層，布置在所述氧化鉿基層上方；以及頂部電極層，布置在所述覆蓋層上方。
【附圖說明】
[0006]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增加或減少。
[0007]圖1A示出了包括電阻式隨機存取存儲器(RRAM)單元的半導體結構或集成電路的一些實施例的截面圖，RRAM單元包括基于V族氧化物和氧化鉿的高K層。
[0008]圖1B示出了圖1A的高K層的一些實施例的放大的截面圖。
[0009]圖2示出了用于制造包括RRAM單元的半導體結構或集成電路的方法的一些實施例的流程圖，RRAM單元包括基于V族氧化物和氧化鉿的高K層。
[0010]圖3至圖16示出了處于各個制造階段的半導體結構或集成電路的一些實施例的一系列截面圖，半導體結構或集成電路包括具有基于V族氧化物和氧化鉿的高K層的RRAM單
J L ο
【具體實施方式】
[0011]本發明提供了許多用于實現本發明的不同特征的不同實施例或實例。下文中，將描述組件和布置的具體實例，以簡化本發明。當然，這些僅僅是實例而不意為限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸而形成的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發明可以在各個實例中重復參考標號和字符。這種重復是為了簡化和清楚的目的，并且其本身并不表示所論述的實施例和/或結構之間的關系。
[0012]而且，為便于描述，在此可以使用諸如“在…之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對位置術語旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。
[0013]電阻式隨機存取存儲器(RRAM)單元包括堆疊在頂部電極和底部電極之間的數據存儲區(例如，包括高K層的區域)和離子庫區(例如，包括高K層和覆蓋層的區域)。數據存儲區包括代表數據的單元(諸如數據的位)的可變電阻。離子庫區存儲對應于氧空位的氧離子，其通過限定一個或多個導電細絲有利于數據存儲區內的電阻變化。例如，當氧離子從離子庫區移動至數據存儲區時，氧離子填充氧空位，打破導電細絲并且可變電阻移動至高電阻狀態。當氧離子從數據存儲區移動至離子庫區時，氧離子留下氧空位并且重組導電細絲。在重組導電細絲后，可變電阻移動到低電阻狀態。
[0014]通常依據一個或多個性能標準來量化RRAM單元的性能，諸如切換窗口、數據保持、和持久性。RRAM單元的切換窗口是在高和低電阻狀態中的數據存儲區的電阻(或在讀出電壓處流動的電流)之間的差異。切換窗口越大，RRAM單元的性能越好。RRAM單元的數據保持是RRAM單元可以存儲數據的時間的量。數據保持期越高，RRAM單元的性能越好。RRAM單元的耐久性是在違背故障率之前，RRAM陣列可以實施的置位/復位循環的數量。例如，RRAM陣列在具有小于1%的故障率的情況下，可以具有10000置位/復位循環的耐久性。耐久性越大，RRAM單元的性能越好。
[0015]在設計RRAM單元中，在不同的性能標準之間通常存在權衡。例如，采用氧化鉿(HfO)基數據存儲區的RRAM單元往往有較好的耐久性，但是具有較差的數據保留。此外，由于較大的導電細絲，這種RRAM單元通常具有較小至不存在的切換窗口。作為另一個實例，采用V族氧化物基數據存儲區的RRAM單元通常具有良好的數據保留，但是較差的耐久性。此外，由于較小的細絲尺寸，這種RRAM單元經常具有較小的切換窗口。
[0016]綜上所述，與具有HfO基數據存儲區和V族氧化物基數據存儲區的RRAM單元相比，本申請涉及具有改進的耐久性和數據保留的RRAM單元以及增大的切換窗口。本申請的改進的RRAM單元包括布置在頂部和底部電極之間的離子庫區和數據存儲區。離子庫區位于數據存儲區上面并且直接鄰接數據存儲區。此外，離子水庫區包括高κ層(即，具有超過3.9的介電常數K的層)的上部區域，和位于高K層上面并且直接鄰接高K層的覆蓋層。高K層包括布置在V族氧化物層上方并鄰接V族氧化物層的HfO基層。HfO基層包括鉿，氧化物以及在一些實施例中的一種或多種額外的元素。同樣，V族氧化物層包括V族元素，氧化物，以及，在一些實施例中的一種或多種額外的元素。數據存儲區包括位于高K層的上部區域下面并且鄰接高K層的上部區域的高K層的下部區域。通常情況下，下部區域包括HfO基層和V族氧化物層的至少一個區域。
[0017]相比于采用HfO基層或V族氧化物層的RRAM單元，通過將HfO基層和V族氧化物層用于數據存儲，改進的RRAM單元有利地具有較大的切換窗口(例如，大50-80%)。而這些其他RRAM單元具有比較大或比較小的細絲尺寸，改進的RRAM單元具有較大和較小的細絲尺寸，其共同地用作中間大小的導電細絲。此外，相比于采用HfO基層或V族氧化物層的RRAM單元，改進的RRAM單元有利地具有改進的耐久性和數據保留。
[0018]參考圖1A，提供了包括RRAM單元102的半導體結構或集成電路的一些實施例的截面圖100’ARAM單元102布置在半導體襯底(未顯示)上方，其中，后段制程(BEOL)金屬化堆疊件的底部互連結構104(部分顯示)布置在RRAM單元102和半導體襯底之間。底部互連結構104包括堆疊在底部層間介電(ILD)層108內的一個或多個底部金屬化層106。例如，底部ILD層108可以是氧化物或極低K電介質(B卩，介電常數K小于2的電介質)，并且例如，底部金屬化層106可以是金屬，諸如銅或鎢。
[0019]RRAM單元102的底部電極層110布置在底部互連結構104上方。此外，底部電極層110布置為通過RRAM單元102的擴散阻擋層112與底部互連結構104電通信，RRAM單元102的擴散阻擋層112布置在底部電極層110和底部互連結構104之間。擴散阻擋層112防止材料在底部互連結構104和底部電極層110之間擴散。擴散阻擋層112包括頂部區域114和底部區域116。底部區域116包括比頂部區域114更小的覆蓋區并且從頂部區域114穿過絕緣層118垂直向下延伸至底部互連結構104，絕緣層118密封RRAM單元102。底部電極層110可以為導電材料，諸如氮化鈦、氮化鉭。例如，擴散阻擋層112可以是導電材料，諸如鉑，銥，釕或鎢。例如，絕緣層118可以是介電材料，諸如二氧化硅或氮化硅。
[0020]高K層120(即，介電常數K大于3.9的層)布置在底部電極層110上方。高K層120包括布置在V族氧化物層124上方并且鄰接V族氧化物層124的HfO基層122。在一些實施例中，HfO基層122是約15-40埃，和/或V族氧化物層124是約5-40埃。HfO基層122可以限制于鉿和氧化物(例如，HfO2)，或者可以包括鉿、氧化物和一種或多種額外的元素(例如，氧化鉿硅(HfS1)，氧化鉿鈦(HfT1)，氧化鉿鉭(HfTaO)或者HfAlO) J族氧化物層124可以限制于V族元素和氧化物(例如，氧化鈮(NbO)，氧化釩(VO)，或TaO)，或者可以包括V族元素、氧化物和一種或多種額外的元素(例如鈦，氧化鉭鈦(TaT1)或TaAlO)。
[0021 ] 覆蓋層126布置在高K層120的HfO基層122上方并且鄰接高K層120的HfO基層122。覆蓋層126具有比高K層120更小的覆蓋區，以及具有比高K層120更低的氧濃度。由于覆蓋層126中的較低的氧濃度，覆蓋層126與高K層120反應以從高K層120提取氧。從高K層120提取氧的深度將高K層120分為上部區域和下部區域(由虛線L標定)，并且取決于覆蓋層126的厚度和材料而變化。然而，通常地，該深度限制于HfO基層122。例如，覆蓋層126可以是金屬或金屬氧化物，諸如鈦，鉿，鉭，或鋁。
[0022]參考圖1B，提供了圖1A的一些示例性半導體結構或集成電路的放大的截面圖100”。高K層120的下部區域限定RRAM單元102的數據存儲區域128。數據存儲區域128具有表示數據的單元(諸如數據的位)的可變電阻。取決于數據存儲區128的一個或多個導電細絲130是打開或是部分閉合，該可變電阻在相對低電阻狀態和相對高電阻狀態之間變化。例如，當導電長絲130處于打開狀態時，可變電阻為處于低電阻狀態，而當導電長絲130處于部分關閉時，可變電阻處于相對較高的電阻狀態。導電細絲130在數據存儲區域128的頂面和底面之間延伸，并且對應于在數據存儲區域128的頂面和底面之間對準的氧空位。在一些實施例中，導電細絲130從大約與數據存儲區128的頂面平齊的位置處延伸至大約與數據存儲區128的底面平齊的位置處。在其他實施例中，導電細絲130從大約與高K層120的頂面平齊的位置處延伸至大約與高K層120的底面平齊的位置處。導電細絲130包括上部和下部區域，并且該上部和下部區域通過HfO基層122和V族氧化物層124之間的界面來劃分界線。
[0023]覆蓋層126和高K層120的上部區域共同地限定RRAM單元102的離子庫區132，RRAM單元102的離子庫區132位于數據存儲區域128上面并且鄰接數據存儲區域128。離子庫區132存儲氧離子以利于數據存儲區域128內的電阻變化。通常通過在離子庫區132和數據存儲區域128的兩端施加電壓以使氧離子在離子庫區132和數據存儲區域128之間移動來實施電阻變化。當施加復位電壓(例如，相對于讀出電壓的高負電壓)時，氧離子從離子庫區域132移動到數據存儲區128，從而與導電細絲130的氧空位結合并且使導電細絲130部分斷裂(從而使得導電細絲部分地形成)。這一重組開始于導電細絲130的下部區域并且移動向導電細絲130的上部區域。當施加置位電壓(例如，相對于讀出電壓的高正電壓)時，氧離子從數據存儲區128移動到離子儲區域132，從而形成用于形成導電細絲130的氧空位。
[0024]導電細絲130的上部區域延伸以具有比導電細絲130的下部區域更大的覆蓋區。例如，HfO基層122可以允許導電細絲形成為具有第一寬度，而V族氧化物層124可以允許導電細絲形成為具有比第一寬度更小的第二寬度。HfO基層122中的較大的導電細絲提供用于高和低數據狀態的高電流，這引起數據狀態之間的較小的切換窗口。同樣，V族氧化物層124中的較小的導電細絲提供用于高和低數據狀態的低電流，這引起數據狀態之間的較小的切換窗口。通過采用Hf O基層122和V族氧化物層124用于數據存儲，RRAM單元102將Hf O基RRAM單元(對應于導電細絲130的上部區域)的較大細絲尺寸與V族氧化物基RRAM單元(對應于導電細絲130的下部區域)的較小細絲尺寸結合在一起。較大和較小的細絲尺寸共同地用作中間細絲尺寸，這有利地提供了比采用HfO基層和V族氧化物層中的一個或另一個的RRAM單元更大的切換窗口(例如，大50-80%)。
[0025]此外，V族氧化物層124提供比HfO基層122更好的保留，而HfO基層122提供比V族氧化物層124更好的耐久性。通過采用HfO基層122和V族氧化物層124用于數據存儲，相比于采用HfO基層和V族氧化物層中的一個或另一個的RRAM單元，RRAM單元102有利地具有改進的耐久性和數據保留的組合。當HfO基層122限制于鉿和氧化物，RRAM單元102改進HfO基和V族基RRAM單元的耐久性，并且當HfO基層122包括鉿、氧化物以及一種或多種額外的元素時，諸如HfTaO，RRAM單元102甚至進一步提高HfO基和V族基RRAM單元的耐久性。
[0026]回到圖1A，RRAM單元102的頂部電極層134布置在覆蓋層126上方，并且RRAM單元102的硬掩模層136布置在覆蓋層126的上方。硬掩模層136是來自RRAM單元102的制造的殘余材料。例如，頂部電極層134可以是諸如摻雜的多晶硅、氮化鈦、氮化鉭、鉑、銥或鎢的導電材料。此外，例如，硬掩模層136可以是諸如二氧化硅或氮化硅的電介質。
[0027]在一些實施例中，RRAM單元102的側壁間隔層138沿著覆蓋層126，硬掩模層136，和頂部電極層134的側壁圍繞覆蓋層126，硬掩模層136，和頂部電極層134。側壁間隔層138防止頂部和底部電極層110，134之間的泄漏并且在RRAM單元102的制造期間用于限定底部電極層110、高K層120和擴散阻擋層112的覆蓋區。例如，側壁間隔層138可以是氮化硅或多層氧化物-氮化物-氧化物膜。
[0028]BEOL金屬化堆疊件的頂部互連結構140布置在底部互連結構104上方。頂部互連結構140包括圍繞絕緣層118的頂部ILD層142和位于頂部ILD層142上面的頂部金屬化層144。此外，頂部互連結構包括從頂部金屬化層144穿過頂部ILD層142、絕緣層118和硬掩模層136至頂部電極層134的通孔146，以將頂部電極層134電連接至頂部金屬化層144。例如，頂部ILD層142可以是氧化物或極低K電介質，并且例如，頂部金屬化層144和通孔146可以是諸如銅、鋁或鎢的金屬。
[0029]參考圖2，流程圖200提供了用于制造具有基于V族氧化物和氧化鉿的高K層的RRAM單元的半導體結構或集成電路的方法的一些實施例。
[0030]在步驟202中，提供底部互連結構，底部互連結構具有底部ILD層和被底部ILD層橫向圍繞的底部金屬化層。
[0031 ]在步驟204中，在底部互連結構上方形成底部絕緣層。底部絕緣層包括暴露底部金屬化層的開口。
[0032]在步驟206中，形成RRAM堆疊件。RRAM堆疊件包括按照順序堆疊在底部絕緣層上方并且填充開口的阻擋層、底部電極層、V族氧化物層、氧化鉿基層、覆蓋層和頂部電極層。
[0033]在步驟208中，在RRAM堆疊件上方形成硬掩模層，并且硬掩模層掩蔽RRAM堆疊件的器件區。
[0034]在步驟210中，根據硬掩模層實施第一蝕刻以蝕刻頂部電極層和覆蓋層。第一蝕刻終止于氧化鉿基層。
[0035]在步驟212中，形成從氧化鉿基層上方沿著剩余的覆蓋層和頂部電極層和硬掩模層的側壁延伸至低于硬掩模層的頂面或大約與硬掩模層的頂面平齊處的側壁間隔層。
[0036]在步驟214中，穿過未被硬掩模層和側壁間隔層掩蔽的氧化鉿基層、V族氧化物層、底部電極層和阻擋層的區域實施第二蝕刻。
[0037]在步驟216中，在底部絕緣層上方形成頂部絕緣層，并且頂部絕緣層作為剩余的阻擋層、底部電極層、V族氧化物層和氧化鉿基層、側壁間隔層和硬掩模層的襯墊。
[0038]在步驟218中，形成頂部互連結構。頂部互連結構包括圍繞頂部絕緣層的頂部ILD層、位于頂部ILD層上面的頂部金屬化層和在頂部金屬化層和剩余的頂部電極層之間延伸的通孔。
[0039]在步驟220中，在剩余的頂部和底部電極層兩端施加形成電壓以在剩余的氧化鉿基層和V族氧化物層中形成導電細絲。
[0040]雖然所公開的方法(例如，通過流程圖200描述的方法)被示出和描述為一系列的行為或事件，但是應當理解，所示出的這些行為或事件的順序不應解釋為限制意義。例如，一些行為可以以不同的順序發生和/或與除了本文中示出和/或描述的行為或事件的其他行為或事件同時發生。此外，并非所有示出的行為都是實施本發明的一個或多個方面或本發明的實施例所必須的。此外，可以以一個或多個單獨的行為和/或階段來執行本文中示出的一個或多個行為。
[0041]參考圖3至圖16，提供處于各個制造階段的RRAM單元的半導體結構或集成電路的一些實施例的截面圖以示出圖2的方法。雖然結合方法來描述圖3至圖16，但是應當理解，在圖3至圖16中公開的結構不限制于該方法，相反可以單獨地表示獨立于該方法的結構。類似地，雖然結合圖3至圖16來描述該方法，但是應當理解，該方法不限制于在圖3至圖16中公開的結構，但是相反可以單獨地代表獨立于在圖3至圖16中公開的結構。
[0042]圖3示出了對應于步驟202的一些實施例的截面圖300。
[0043]如圖3所示，提供底部互連結構104(部分顯示)。底部互連結構104包括被底部ILD層108橫向圍繞的底部絕緣層106。例如，底部ILD層108可以是極低K電介質，并且例如，底部金屬化層106可以是諸如銅或鎢的金屬。
[0044]圖4示出了對應于步驟204的一些實施例的截面圖400。
[0045]如圖4所示，底部絕緣層402形成在底部互連結構104上方，其中，第一開口404暴露底部金屬化層106。例如，底部絕緣層402可以是諸如二氧化硅或氮化硅的電介質。在一些實施例中，用于形成底部絕緣層402的工藝包括:在底部互連結構104上方沉積中間絕緣層;在中間絕緣層上方形成光刻膠層；圖案化光刻膠層以掩蔽圍繞中間絕緣層的第一開口區域的中間絕緣層的區域;施加對中間絕緣層具有選擇性而對圖案化的光刻膠層406沒有選擇性的一種或多種蝕刻劑，并且持續足以蝕刻至底部互連結構104的時間段；以及去除圖案化的光刻膠層406。
[0046]圖5示出了對應于步驟206的一些實施例的截面圖500。
[0047]如圖5所示，在底部絕緣層402上方形成RRAM堆疊件并且RRAM堆疊件填充第一開口404。通過在底部絕緣層402上方形成填充第一開口 404的擴散阻擋層112 ’來形成RRAM堆疊件。例如，擴散阻擋層112’可以是諸如多晶硅、氮化鈦、氮化鉭、鉑、金、銥、釕或鎢的導電材料。
[0048]在形成擴散阻擋層112后，依次形成底部電極層110’、V族氧化物層124’、HfO基層122’、覆蓋層126、和頂部電極層134’。例如，底部電極層110’和頂部電極層134’可以是諸如摻雜的多晶硅、氮化鈦、氮化鉭、鉑、銥、釕或鎢的導電材料。例如，V族氧化物層124 ’可以限制于V族氧化物，諸如TaO或者諸如TaT1的V族氧化物的衍生物。例如，HfO基層122’可以限制于HfO或者諸如HfT1的HfO的衍生物。例如，覆蓋層126’可以是金屬或金屬氧化物，諸如欽、給、組或者招。
[0049]圖6示出了對應于步驟208的一些實施例的截面圖600。
[0050]如圖6所示，形成掩蔽RRAM堆疊件的器件區的硬掩模層136’。例如，硬掩模層136’可以是諸如二氧化硅或氮化硅的電介質。在一些實施例中，用于形成硬掩模層136’的工藝包括:在RRAM堆疊件上方形成中間硬掩模層;在中間硬掩模層上方形成光刻膠層；圖案化光刻膠層以掩蔽RRAM堆疊件的器件區；根據圖案化的光刻膠層602實施至中間硬掩模層內的蝕刻；以及去除圖案化的光刻膠層602。
[0051 ]圖7示出了對應于步驟210的一些實施例的截面圖700。
[0052]如圖7所示，穿過頂部電極層134’和覆蓋層126’的未被硬掩模層136’掩蔽的區域實施至氧化鉿基層122’的第一蝕刻。在一些實施例中，用于實施第一蝕刻的工藝包括施加相對于氧化鉿基層122’和/或硬掩模層136’對頂部電極層134’和覆蓋層126’具有選擇性的一種或多種蝕刻劑并且持續足以蝕刻至氧化鉿基層122’的時間段。
[0053]圖8和圖9示出了對應于步驟212的一些實施例的截面圖800,900。
[0054]如圖8所示，在HfO基層122’上方形成側壁間隔層138’，并且側壁間隔層138’作為剩余的覆蓋層126、頂部電極層134和硬掩模層136’的襯墊。通常，共形地形成側壁間隔層138’。此外，例如，側壁間隔層138’可以是氮化硅或多層氧化物-氮化物-氧化物膜。
[0055]如圖9所示，實施回蝕刻以向回蝕刻側壁間隔層138’至低于硬掩模層136’的頂面或者與硬掩模層136’的頂面大約平齊處。在實施回蝕刻中，去除側壁間隔層138’的橫向延伸以暴露硬掩模層136’的頂面和HfO基層122’的頂面。在一些實施例中，用于實施回蝕刻的工藝包括:將側壁間隔層138’暴露于蝕刻劑，并且持續足以蝕刻穿側壁間隔層138’的厚度的時間段。
[0056]圖10示出了對應于步驟214的一些實施例的截面圖1000。
[0057]如圖10所示，穿過未被硬掩模層136’和剩余的側壁間隔層138掩蔽的氧化鉿基層122’、V族氧化物層124’、底部電極層110和擴散阻擋層112’的區域實施至底部絕緣層402的第二蝕刻。在一些實施例中，用于實施第二蝕刻的工藝包括:施加相對于硬掩模層136’和剩余的側壁間隔層138對氧化鉿基層122’、V族氧化物層124’、底部電極層110和擴散阻擋層112’具有選擇性的一種或多種蝕刻劑，并且持續足以蝕刻至底部絕緣層402的時間段。
[0058]圖11示出了對應于步驟216的一些實施例的截面圖1100。
[0〇59] 如圖11所示，在底部絕緣層402上方形成頂部絕緣層1102，并且頂部絕緣層1102作為剩余的擴散阻擋層112、底部電極層110、V族氧化物層124”、HfO基層122”、側壁間隔層138和硬掩模層136’的襯墊。例如，頂部絕緣層1102可以是諸如二氧化硅或氮化硅的介電材料。在一些實施例中，用于形成頂部絕緣層1102的工藝包括共形沉積。
[0060]圖12-15示出除了對應于步驟208的一些實施例的截面圖1200、1300、1400、1500。
[0061]如圖12所示，在頂部絕緣層1102上方形成圍繞頂部絕緣層1102的頂部ILD層142’。例如，頂部ILD層142’可以是極低K電介質。在一些實施例中，用于形成頂部ILD層142’的工藝包括:沉積中間ILD層和對中間ILD層實施化學機械拋光(CMP)以平坦化中間ILD層的頂面。
[0062]如圖13所示，穿過頂部ILD層142’、頂部絕緣層1102和硬掩模層136’的通孔區實施至剩余的頂部電極層134的第三蝕刻，以形成暴露剩余的頂部電極層134的第二開口 1302。用于實施第三蝕刻的工藝可以包括:在頂部ILD層142’上方形成光刻膠層；圖案化光刻膠層以掩蔽頂部ILD層142’的圍繞通孔區的區域;施加對頂部ILD層142’、頂部絕緣層1102和硬掩模層136’具有選擇性，但對圖案化的光刻膠層1304不具有選擇性的一種或多種蝕刻劑并且持續足以蝕刻至剩余的頂部電極層134的時間段;以及去除圖案化的光刻膠層1304。
[0063]如圖14所示，導電層1402形成在剩余的頂部ILD層142和剩余的頂部絕緣層1102’上方并且填充第二開口 1302。例如，導電層1402可以是諸如銅或鎢的金屬。
[0064]如圖15所示，穿過導電層1402的選擇區，實施第四蝕刻以形成位于剩余的頂部ILD層142上方的頂部金屬化層144以及在頂部金屬化層144和剩余的頂部電極層134之間延伸的通孔146。用于實施第四蝕刻的工藝可以包括:在導電層1402上方形成光刻膠層；圖案化光刻膠層以限定頂部金屬化層144的圖案；施加對導電層1402而不是圖案化的光刻膠層1502具有選擇性的一種或多種蝕刻劑，并持續足以蝕刻至剩余的頂部ILD層142的時間段；以及去除圖案化的光刻膠層1502。
[0065]圖16示出了對應于步驟220的一些實施例的截面圖1600。
[0066 ] 如圖16所示，對剩余的頂部電極134和底部電極110應用形成電壓以在剩余的Hf O基層和V族氧化物層122”、124”中形成一個或多個導電細絲130。形成電壓通常較高以促進HfO基層和V族氧化物層122”、124”中的氧離子向著頂部電極層134的迀移。基于這種迀移，氧空位對準在HfO基層和V族氧化物層122”、124”中以形成導電細絲130。
[0067]因此，從上文可以看出，本發明提供了RRAM單元。RRAM單元包括底部電極層，以及布置在底部電極層上方的V族氧化物層。此外，RRAM單元包括布置在V族氧化物層上方并且鄰接V族氧化物層的氧化鉿基層，布置在氧化鉿基層并且鄰接氧化鉿基層的覆蓋層，以及布置在覆蓋層上方的頂部電極層。
[0068]在其他實施例中，本發明提供了一種制造RRAM單元的方法。形成RRAM堆疊件。RRAM堆疊件包括按照順序堆疊的底部電極層、V族氧化物層、氧化鉿基層、覆蓋層和頂部電極層。形成掩蔽RRAM堆疊件的器件區的硬掩模層。根據硬掩模層實施頂部電極層和覆蓋層的第一蝕刻。第一蝕刻延伸至氧化鉿基層。實施底部電極層、V族氧化物層和氧化鉿基層的第二蝕刻。
[0069]在又其他的實施例中，本發明提供了一種RRAM單元的集成電路。集成電路包括:底部電極層和高K層。高K層具有可變電阻和超過3.9的介電常數。此外，高K層包括:V族氧化物層和氧化鉿基層。V族氧化物層布置在底部電極層上方;并且氧化鉿基層鄰接V族氧化物層。該集成電路還包括布置在氧化鉿基層上方的覆蓋層；以及布置在覆蓋層上方的頂部電極層。
[0070]根據本發明的一些實施例，提供了一種電阻式隨機存取存儲器(RRAM)單元，包括:底部電極層;V族氧化物層，布置在所述底部電極層上方;氧化鉿基層，布置在所述V族氧化物層上方并且鄰接所述V族氧化物層;覆蓋層，布置在所述氧化鉿基層上方并且鄰接所述氧化鉿基層；以及頂部電極層，布置在所述覆蓋層上方。
[0071]在上述RRAM單元中，所述氧化鉿基層分為上部區域和下部區域，并且其中，所述RRAM單元還包括:數據存儲區，包括所述V族氧化物層和所述下部區域，并且配置為響應于外部電場而改變電阻；以及離子庫區，包括所述覆蓋層和所述上部區域，并且配置為存儲來自所述數據存儲區的氧離子。
[0072]在上述RRAM單元中，還包括:完全地或部分地形成的導電細絲，布置在所述氧化鉿基層和所述V族氧化物層內，并且從所述V族氧化物層延伸至所述氧化鉿基層內，其中，所述導電細絲包括通過所述氧化鉿基層和所述V族氧化物層之間的界面為界限的上部區域和下部區域，并且其中，所述下部區域具有比所述上部區域更小的覆蓋區。
[0073]在上述RRAM單元中，所述覆蓋層具有比所述氧化鉿基層更小的氧濃度，并且配置為從所述氧化鉿基層提取氧。
[0074]在上述RRAM單元中，所述V族氧化物層是氧化鉭、氧化鈮、氧化釩、氧化鈦鉭和氧化鋁鉭之一。
[0075]在上述RRAM單元中，所述氧化給基層由給和氧化物組成。
[0076]在上述RRAM單元中，所述氧化鉿基層包括鉿、氧化物和一種或多種額外的元素。
[0077]在上述RRAM單元中，所述氧化鉿基層包括氧化鋁鉿、氧化硅鉿、氧化鈦鉿和氧化鉭鉿中的一種或多種。
[0078]在上述RRAM單元中，所述氧化鉿基層為約15埃至40埃的厚度，并且其中，所述V族氧化物層為約5埃至40埃的厚度。
[0079]根據本發明的另一些實施例，還提供了一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括:形成RRAM堆疊件，所述RRAM堆疊件包括按照順序堆疊的底部電極層、V族氧化物層、氧化鉿基層、覆蓋層和頂部電極層;形成掩蔽所述RRAM堆疊件的器件區的硬掩模層;根據所述硬掩模層實施所述頂部電極層和所述覆蓋層的第一蝕刻，其中，所述第一蝕刻延伸至所述氧化鉿基層；以及實施所述底部電極層、所述V族氧化物層和所述氧化鉿基層的第二蝕刻。
[0080]在上述方法中，還包括:在所述V族氧化物層上方形成所述氧化鉿基層并且所述氧化鉿基層鄰接所述V族氧化物層；以及在所述氧化鉿基層上方形成所述覆蓋層并且所述覆蓋層鄰接所述氧化鉿基層。
[0081]在上述方法中，還包括:在所述氧化鉿基層上方形成側壁間隔層，并且所述側壁間隔層作為剩余的所述頂部電極層和所述覆蓋層以及所述硬掩模層的襯墊；以及根據所述硬掩模層和所述側壁間隔層，實施所述底部電極層、所述V族氧化物層和所述氧化鉿基層的所述第二蝕刻。
[0082]在上述方法中，還包括:在所述頂部電極層和所述底部電極層的兩端施加形成電壓以在所述氧化鉿基層和所述V族氧化物層內形成導電細絲，并且所述導電細絲從所述V族氧化物層延伸至所述氧化鉿基層內，其中，所述導電細絲包括通過所述氧化鉿基層和所述V族氧化物層之間的界面為界限的上部區域和下部區域，并且其中，所述下部區域具有比所述上部區域更小的覆蓋區。
[0083]在上述方法中，還包括:將所述覆蓋層形成為具有比所述氧化鉿基層更小的氧濃度。
[0084]在上述方法中，還包括:由氧化鉭、氧化銀、氧化f凡、氧化鈦鉭和氧化鋁鉭中的一種形成所述V族氧化物層。
[0085]在上述方法中，還包括:由鉿、氧化物和一種或多種額外的元素形成所述氧化鉿基層。
[0086]在上述方法中，還包括:從氧化鋁給、氧化娃給、氧化鈦給和氧化鉭給中的一種或多種形成所述氧化鉿基層。
[0087]在上述方法中，還包括:形成具有約15埃至40埃的厚度的所述氧化鉿基層；以及形成具有約5埃至40埃的厚度的所述V族氧化物層。
[0088]在上述方法中，還包括:形成作為剩余的所述底部電極層、所述V族氧化物層和所述氧化鉿基層以及所述硬掩模層的襯墊的絕緣層;在所述絕緣層上方和周圍形成層間介電(ILD)層；以及在所述ILD層上方形成金屬化層和形成在剩余的所述頂部電極層和所述金屬化層之間延伸的通孔。
[0089]根據本發明的又一些實施例，還提供了一種電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括:底部電極層;高K層，具有可變電阻和超過3.9的介電常數，其中，所述高K層包括:V族氧化物層，布置在所述底部電極層上方;和氧化鉿基層，鄰接所述V族氧化物層;和覆蓋層，布置在所述氧化鉿基層上方；以及頂部電極層，布置在所述覆蓋層上方。
[0090]上面概述了若干實施例的部件、使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解、他們可以容易地使用本發明作為基礎來設計或修改用于實現與在此所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到、這種等同構造并不背離本發明的精神和范圍、并且在不背離本發明的精神和范圍的情況下、在此他們可以做出多種變化、替換以及改變。
【主權項】
1.一種電阻式隨機存取存儲器(RRAM)單元，包括: 底部電極層； V族氧化物層，布置在所述底部電極層上方； 氧化鉿基層，布置在所述V族氧化物層上方并且鄰接所述V族氧化物層； 覆蓋層，布置在所述氧化鉿基層上方并且鄰接所述氧化鉿基層；以及 頂部電極層，布置在所述覆蓋層上方。2.根據權利要求1所述的RRAM單元，其中，所述氧化鉿基層分為上部區域和下部區域，并且其中，所述RRAM單元還包括: 數據存儲區，包括所述V族氧化物層和所述下部區域，并且配置為響應于外部電場而改變電阻；以及 離子庫區，包括所述覆蓋層和所述上部區域，并且配置為存儲來自所述數據存儲區的氧離子。3.根據權利要求1所述的RRAM單元，還包括: 完全地或部分地形成的導電細絲，布置在所述氧化鉿基層和所述V族氧化物層內，并且從所述V族氧化物層延伸至所述氧化鉿基層內，其中，所述導電細絲包括通過所述氧化鉿基層和所述V族氧化物層之間的界面為界限的上部區域和下部區域，并且其中，所述下部區域具有比所述上部區域更小的覆蓋區。4.根據權利要求1所述的RRAM單元，其中，所述覆蓋層具有比所述氧化鉿基層更小的氧濃度，并且配置為從所述氧化鉿基層提取氧。5.根據權利要求1所述的RRAM單元，其中，所述V族氧化物層是氧化鉭、氧化鈮、氧化釩、氧化鈦鉭和氧化鋁鉭之一。6.根據權利要求1所述的RRAM單元，其中，所述氧化鉿基層由鉿和氧化物組成。7.根據權利要求1所述的RRAM單元，其中，所述氧化鉿基層包括鉿、氧化物和一種或多種額外的元素。8.根據權利要求1所述的RRAM單元，其中，所述氧化鉿基層包括氧化鋁鉿、氧化硅給、氧化鈦給和氧化鉭給中的一種或多種。9.一種用于制造電阻式隨機存取存儲器(RRAM)單元的方法，所述方法包括: 形成RRAM堆疊件，所述RRAM堆疊件包括按照順序堆疊的底部電極層、V族氧化物層、氧化鉿基層、覆蓋層和頂部電極層； 形成掩蔽所述RRAM堆疊件的器件區的硬掩模層； 根據所述硬掩模層實施所述頂部電極層和所述覆蓋層的第一蝕刻，其中，所述第一蝕刻延伸至所述氧化鉿基層；以及 實施所述底部電極層、所述V族氧化物層和所述氧化鉿基層的第二蝕刻。10.—種電阻式隨機存取存儲器(RRAM)單元的集成電路，所述集成電路包括: 底部電極層； 高K層，具有可變電阻和超過3.9的介電常數，其中，所述高K層包括: V族氧化物層，布置在所述底部電極層上方;和 氧化鉿基層，鄰接所述V族氧化物層;和 覆蓋層，布置在所述氧化鉿基層上方；以及頂部電極層，布置在所述覆蓋層上方。
【文檔編號】H01L27/24GK105826466SQ201510755878
【公開日】2016年8月3日
【申請日】2015年11月9日
【發明人】金海光, 蔡嘉雄, 梁晉瑋, 蔡正原, 林杏蓮, 楊晉杰, 朱文定
【申請人】臺灣積體電路制造股份有限公司