帶有高縱橫比溝槽接頭以及溝槽間亞微米間距的功率器件的制作方法
【專利摘要】本發明提出了一種位于半導體襯底中的半導體功率器件，該半導體功率器件包含一個有源晶胞區和一個端接區。該半導體功率器件還包含多個柵極溝槽，形成在有源晶胞區中半導體襯底的頂部，其中每個柵極溝槽都用導電柵極材料部分填充，溝槽的頂部用高密度等離子（HDP）絕緣層填充。該半導體功率器件還包含位于柵極溝槽之間的半導體襯底的臺面結構區，其中臺面結構區凹陷下去，頂部臺面結構表面垂直位于HDP絕緣層的頂面以下，其中覆蓋在導電柵極材料上方的HDP絕緣層構成一個凸起邊界限定層，包圍著柵極溝槽之間有源晶胞區中的凹陷臺面結構區。
【專利說明】
帶有高縱橫比溝槽接頭以及溝槽間亞微米間距的功率器件
技術領域
[0001]本發明涉及關于半導體功率器件的制備工藝及結構尤其涉及帶有臨界尺寸改良后的深接觸溝槽的制備工藝和結構配置，在深溝槽接頭之間具有縮小的距離。
【背景技術】
[0002]制備半導體功率器件的傳統方法，仍然面臨在高縱橫比以及溝槽間微小間距的溝槽中，制備電接觸的技術局限。這種技術局限經常成為阻礙進一步減小電子器件尺寸和維度的瓶頸。基于這些原因，目前已采用多種技術，以試圖克服這些局限。
[0003]采用光刻工藝的傳統技術，用于限定打開接觸溝槽的圖案。通常來說，利用掩膜，選擇性地曝光光致抗蝕劑層，沉積光致抗蝕劑層并形成圖案，以限定打開接觸溝槽的位置。然而，由于難以準確對齊，這些工藝往往受到限制。另外，光刻曝光的焦點深度以及分辨率還會引起需要制造公差的偏差和不準確，并且阻礙制備工藝的能力，以制備帶有亞微米間距的接觸溝槽的器件。
[0004]在Xu等人的專利8629019中，提出了一種用于溝槽功率MOSFET的自對準接頭的制備方法。該方法包含通過沉積在氧化層上的氮化硅掩膜，在襯底中刻蝕溝槽，在溝槽壁上制備一個柵極氧化層。然后，通過用多晶硅層填充柵極溝槽，利用溝槽側壁上的柵極氧化層，自對準柵極總線。與之類似，用于源極和本體區的接觸窗口，也限定在氮化硅中，以便在氧化層上方刻蝕氮化硅，覆蓋在源極和本體區上方。在這些接觸窗口的側壁上，生長墊片，自對準沉積在這些接觸窗口中的接觸金屬，接觸窗口作為氮化硅層中的溝槽，在側壁上具有墊片。在本專利中Xu等人提出的方法，仍然受到首次使用掩膜的局限，限定覆蓋在器件頂面上方的氮化硅層上的位置。由于要允許微小程度的誤差需要公差，以便在平整表面上放置掩膜，因此仍然受到局限，阻礙減小溝槽接頭之間的間距。即使Xu等人提出的不同的接觸金屬，以自對準方式形成在接觸溝槽中，但是接觸溝槽本身沒有利用自對準工藝制成。
[0005]因此，對于本領域的技術人員來說，有必要改善功率器件的制備方法，尤其是精確形成在功率器件的整個頂面區域上方不同位置的溝槽接頭，以解決上述技術局限。
【發明內容】
[0006]本發明的目的在于提出結構特點和器件配置的新型改良的制備方法，以便通過自對準工藝精確放置接觸溝槽，從而克服【背景技術】中的困難與局限。
[0007]本發明的一個方面在于，提出了半導體功率器件新型改良的制備方法，利用選擇性刻蝕工藝，制備自對準結構可選件，在溝槽柵極之間的臺面結構區域帶有凹槽，凹槽的側壁限定溝槽接頭位置的外邊緣。從而解決了傳統制備工藝中遇到的，相對于溝槽柵極來說不準確放置掩膜所需公差的難題。
[0008]本發明的另一方面在于提出半導體功率器件的新型改良的制備方法，通過在外延層的凹陷側壁上進一步進行氧化物墊片，從而進一步縮小和限定凹陷中心處溝槽接頭的位置。因此，通過精確限定的位置，無需使用傳統方法的掩膜，就可以進行高縱橫比的接觸溝槽刻蝕工藝。以完全自對準的方式，精確限定接觸溝槽的位置在臺面結構區域中的源極和本體區正中央。
[0009]因此，利用本發明所述的制備工藝，還可以精確地限定溝槽之間的距離，并且無需傳統方法中要求的不確定性和公差，以便減小功率器件的晶胞間距。
[0010]在一個較佳實施例中，本發明提出了一種位于半導體襯底中的半導體功率器件。該半導體功率器件包含一個有源晶胞區和一個端接區。該半導體功率器件還包含多個柵極溝槽，形成在有源晶胞區中半導體襯底的頂部，其中每個柵極溝槽都用導電柵極材料部分填充，溝槽的頂部用高密度等離子(HDP)絕緣層填充。該半導體功率器件還包含位于柵極溝槽之間的半導體襯底的臺面結構區，其中臺面結構區凹陷下去，頂部臺面結構表面垂直位于HDP絕緣層的頂面以下，其中覆蓋在導電柵極材料上方的HDP絕緣層構成一個凸起邊界限定層，包圍著柵極溝槽之間有源晶胞區中的凹陷臺面結構區。
[0011]在一個較佳實施例中，本發明還提出了一種在半導體襯底上制備半導體功率器件的方法，半導體功率器件包含一個有源晶胞區和一個端接區。該方法包含以下步驟:a)在有源晶胞區中半導體襯底的頂部，打開多個柵極溝槽，并用導電柵極材料填充每個柵極溝槽，然后從溝槽頂部刻蝕掉導電柵極材料;b)沉積高密度等離子(HDP)氧化層，并且在頂面上方制備BPSG絕緣層，然后利用自對準接觸(SAC)光致抗蝕劑掩膜，進行自對準接觸刻蝕，以便從未覆蓋區域中半導體襯底的頂面，除去BPSG絕緣物和HDP氧化層；以及c)進行臺面結構凹陷刻蝕，以刻蝕半導體襯底，形成臺面結構凹陷，頂部臺面結構表面垂直在HDP絕緣層的頂面下方，覆蓋在導電柵極材料上方，構成一個凸起邊界限定層，包圍著柵極溝槽之間有源晶胞區中的凹陷臺面結構區。
[0012]閱讀以下詳細說明并參照附圖之后，本發明的這些和其他的特點和優勢，對于本領域的技術人員而言，無疑將顯而易見。
【附圖說明】
[0013]圖1A和IB表示利用本發明所述的方法和結構可選件，制備半導體功率器件的側剖面圖。
[0014]圖1C表示半導體功率器件的特殊結構可選件的側剖面圖，用于圖1A所示的器件。
[0015]圖2A至2T表示圖1和IA所示本發明所述的半導體功率器件的制備工藝的一系列剖面圖。
【具體實施方式】
[0016]圖1A表示利用本發明所述的工藝步驟，制備帶有深溝槽接觸結構的功率器件的側剖面圖。功率器件位于N-型外延層110中，N-型外延層110形成在N-型半導體襯底(圖中沒有表示出)上方。半導體功率器件包含一個有源晶胞區，在頂部源極金屬190-S覆蓋的區域以及被柵極襯墊金屬層190-G覆蓋的端接區上方延伸。功率器件包含多個溝槽柵極130，形成在墊有柵極氧化層120的深溝槽115中，每個溝槽柵極都被P-型本體區150包圍，本體區150包圍著N-型源極區160。功率器件還包含多個源極/本體接頭180，作為深溝槽接頭180。每個深接觸溝槽都穿過HDP氧化層145，在源極區160下方垂直延伸，然后穿過本體區160的頂部，觸及形成在本體區150中的接觸注入區170，并用金屬層填充，構成源極/本體接頭180。每個源極/本體接頭180還直接接觸到源極金屬190-S，覆蓋在HDP氧化層145的頂部和墊片層165上方。源極/本體接頭180的中心，與兩個鄰近的有源溝槽115之間的臺面結構中心對準。然而，在最后一個有源溝槽115和柵極拾取溝槽115’之間的臺面結構中，源極/本體接頭180”偏離臺面結構的中心，更靠近最后一個有源溝槽。在本實施例中，半導體功率器件還包含一個本體箝位層(BCL)140，作為硼注入層，用于嵌制BVdss。多晶硅柵極拾取130’形成在深柵極拾取溝槽115 ’中，墊有柵極氧化層120，通過拾取接頭180，觸及金屬層190-G金屬層，穿過HDP氧化層145和BPSG層148，垂直延伸穿過多晶硅柵極拾取130 ’的頂部，柵極拾取130 ’的寬度大于有源晶胞區中溝槽柵極130的寬度。分隔源極金屬190-S和柵極金屬190-G的縫隙g延伸穿過HDP氧化層145及BPSG層148的邊緣，縫隙g與更靠近有源溝槽115的柵極拾取溝槽115’的溝槽側壁對準。
[0017]圖1B表示本發明的一種可選功率器件的側剖面圖，該器件除了端接區不包含BCL層140之外，其他都與圖1A所示的功率器件類似。
[0018]圖1C表示圖1A所示器件的半導體功率器件的專用結構可選件。確切地說，源極/本體溝槽接頭180的寬度減至0.1至0.2微米，例如0.13微米，深接觸溝槽之間的間距減至0.2至0.3微米，例如0.25微米。
[0019]圖2A至2T表示依據本發明的結構和方法，為減小圖1A所示半導體功率器件的晶胞間距，制備深溝槽接觸結構的工藝步驟的一系列側剖面圖。在圖2A中，熱氧化層112為硬掩膜，生長在N-型外延層上方。外延層110形成在N-型半導體襯底(圖中沒有表示出)上方。熱氧化層112的厚度大約為2700埃。在圖2B中，對于有源溝槽來說溝槽光致抗蝕劑掩膜113的臨界尺寸(CD)約為0.25微米，對于柵極拾取溝槽來說，其臨界尺寸約為0.9微米，溝槽光致抗蝕劑掩膜113用于使硬掩膜112形成圖案，構成溝槽硬掩膜層112’，然后除去掩膜113，如圖2C所示。
[0020]在圖2D中，通過刻蝕工藝，打開溝槽115、115’，有源溝槽115的溝槽深度約為1.45微米。打開的溝槽側壁與襯底的頂面并不完全垂直，而是呈86.5度角。溝槽刻蝕工藝之后，進行CARO清潔工藝，具有1200埃左右層厚的一部分硬掩膜112’仍然存在。在圖2E中，利用帶有HF的標準清潔I(SCl)工藝，進行犧牲氧化物預清潔工藝，除去厚度50埃左右的氧化層，然后生長另一個100埃左右的犧牲氧化層，除去130埃的目標氧化層。然后呈現出厚度310埃左右的柵極氧化層120，覆蓋在溝槽側壁上方。剩余硬掩膜氧化層112’的厚度約為1000埃。在圖2F中，原位磷摻雜多晶硅層130”沉積在溝槽115、115’中以及硬掩膜112’的表面上方，通過化學-機械平整(CMP)工藝，使多晶硅層130”和硬掩膜層112’的頂面平整，如圖2G所示。剩余硬掩膜層112’的厚度約為800埃。然后利用CARO進行預退火清潔工藝，標準的清潔I(SCl)和標準的清潔2(SC2)清潔工藝，然后在1150攝氏度左右的溫度下在多晶硅層130”上進行多退火工藝。
[0021]在圖2H中，繼續利用BCL光致抗蝕劑掩膜132，進行BCL注入的多個步驟。在一個典型實施例中，注入包含:a)在2100Kev下，注入摻雜濃度為2E15cm-3的BF2摻雜物；b)在10Kev下，注入摻雜濃度為lE15cm-3的硼摻雜物;c)在460Kev下，注入摻雜濃度為2E12cm-3的硼摻雜物；以及d)在700Kev下，注入摻雜濃度為2E12cm-3的硼摻雜物，以構成BCL區140。在圖21中，除去BCL注入掩膜132，首次進行氧化物突破刻蝕，除去硬掩膜氧化層130”上方300埃的硬掩膜氧化層122’的頂部。然后，通過多晶硅回刻工藝，將多晶硅層130”刻蝕到硅襯底110頂面下方約0.4微米的深處，在溝槽115和115 ’中構成溝槽柵極130和多晶硅拾取柵極130’。剩余的硬掩膜氧化層厚度約為200埃。
[0022]在圖2J中，制備工藝繼續沉積層厚3000埃左右的HDP氧化層145，然后在HDP氧化層145上方制備層厚約為4300埃左右的BPSG層148。在圖2K中，利用自對準接觸(SAC)光致抗蝕劑掩膜149，進行自對準接觸氧化物刻蝕，從未覆蓋的部分上除去HDP氧化層145和BPSG層148，并且在硅襯底110的頂面停止，帶掩膜的刻蝕之后，HDP氧化層145和BPSG層148的邊緣對準到柵極拾取溝槽115’的溝槽側壁，更靠近有源溝槽115。在圖2L中，利用臺面結構凹陷刻蝕，刻蝕硅襯底，形成凹陷深度0.3微米左右的臺面結構凹陷155。在圖2M中，除去光致抗蝕劑掩膜149，然后在10Kev和600Kev之間的能量水平下，用硼離子進行全面本體注入，構成本體區150。在圖2N中，繼續通過全面注入，在80Kev下利用摻雜濃度約為4E15cm-3的砷摻雜物，制備源極區160，然后在950攝氏度下進行30秒退火工藝。在圖20中，利用低溫氧化物沉積，在結構上方制備一個800埃左右的薄氧化層，通過全面氧化物刻蝕工藝(例如等離子體干刻蝕)在氧化層145的每個側面形成一個氧化物墊片。然后，在圖2P中，進行接觸刻蝕(例如等離子體干刻蝕)，打開接觸開口 168，在臺面結構表面下方接觸溝槽的深度為0.25微米。如圖20所示，兩個有源溝槽115之間的臺面結構上方，一對墊片165是通過臺面結構的中心對稱的，以致于接觸開口 168的中心與臺面結構的中心基本對準。然而，在最后一個有源溝槽115和柵極拾取溝槽115’之間的臺面結構中，連接到氧化層145和BPSG層148邊緣的墊片165”，比連接到最后一個有源溝槽115上方氧化層145側面上的墊片165和墊片165’更厚且更高，以致于墊片165’和165”形成的接觸開口的中心，偏離最后一個有源溝槽115和柵極拾取溝槽115’之間的臺面結構的中心，而是更靠近最后一個有源溝槽115。墊片165’的尺寸與墊片165的尺寸基本相同。在圖2Q中，在接觸溝槽168的底部制備接觸注入物170，例如在20Kev下摻雜濃度lE14cm-3的BF2摻雜物。在圖2R中，利用多晶硅拾取接觸掩膜172，打開多晶硅拾取接觸溝槽174。
[0023]在圖2S中，除去掩膜172，通過快速熱退火(RTA)，在開口 168和174(圖中沒有表示出)的側面沉積勢皇層，例如Ti/TiN勢皇層，然后用鎢填充接觸溝槽168和174并回刻，以形成鎢插頭(W-插頭)180、180，和180”，源極/本體接頭180的中心與兩個鄰近有源溝槽115之間的臺面結構的中心基本對準，源極/本體接頭180”偏離對應臺面結構的中心，更靠近最后一個有源溝槽115。在圖2T中，通過制備源極接頭190-S和柵極襯墊190-G并形成圖案，以及標準的鈍化制備和形成圖案(沒有明確表示出)，完成制備工藝。如上所述，隔開源極金屬190-S和柵極金屬190-G的縫隙g，穿過HDP氧化層145和BPSG層148的邊緣延伸，與更靠近有源溝槽115的柵極拾取溝槽115 ’的溝槽側壁基本對準。
[0024]盡管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容后，對于本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護范圍應由所附的權利要求來限定。
【主權項】
1.一種位于半導體襯底中的半導體功率器件，其特征在于，包含一個有源晶胞區和一個端接區，其中半導體功率器件還包含: 多個柵極溝槽，形成在有源晶胞區中半導體襯底的頂部，其中每個柵極溝槽都用導電柵極材料部分填充，溝槽頂部由高密度等離子體HDP絕緣層填充；以及 位于柵極溝槽之間的半導體襯底的臺面結構區，其中臺面結構區相對于HDP絕緣層的頂面凹陷，頂部臺面結構表面位于HDP絕緣層的頂面下方，其中HDP絕緣層覆蓋在導電柵極材料上方，構成凸起邊緣限定層，包圍著柵極溝槽之間的有源晶胞區中的凹陷臺面結構區。2.如權利要求1所述的半導體功率器件，其特征在于，還包含: 低溫氧化層LTO，連接到HDP絕緣層的側壁，LTO層限定臺面結構-中心區位于凹陷臺面結構區的中心部分，用于刻蝕臺面結構中心區的接觸溝槽。3.如權利要求2所述的半導體功率器件，其特征在于，還包含: 限定在臺面結構中心區的半導體襯底中向下垂直打開的接觸溝槽。4.如權利要求3所述的半導體功率器件，其特征在于，還包含: 位于接觸溝槽的底面下的半導體襯底中的接觸注入區。5.如權利要求3所述的半導體功率器件，其特征在于，還包含: 填充接觸溝槽的導電接觸材料。6.如權利要求4所述的半導體功率器件，其特征在于，還包含: 填充接觸溝槽并且連接在接觸溝槽的底面以下的接觸注入區的導電接觸材料。7.如權利要求1所述的半導體功率器件，其特征在于，還包含: 位于凹陷臺面結構區下方的半導體襯底中的本體區，每個包圍著本體區頂部的導電類型相反的源極區。8.如權利要求6所述的半導體功率器件，其特征在于，還包含: 位于凹陷臺面結構區下方的半導體襯底中的本體區，每個都包圍著在本體區頂部的導電類型相反的源極區，其中接觸溝槽穿過源極區，連接位于接觸溝槽底面下方的接觸注入區，接觸溝槽位于本體區中。9.如權利要求8所述的半導體功率器件，其特征在于，還包含: 一個源極金屬層位于HDP層和接觸溝槽上方的，與填充接觸溝槽的導電材料相接觸，以便電連接到源極區和本體區。10.如權利要求8所述的半導體功率器件，其特征在于，還包含: 導電類型與本體區相同的本體箝位層BCL，在有源晶胞區外圍區域中柵極溝槽的底面下方垂直延伸。11.如權利要求3所述的半導體功率器件，其特征在于，其中: 接觸溝槽的寬度約為0.1至0.15微米。12.如權利要求1所述的半導體功率器件，其特征在于，其中: 柵極溝槽的寬度約為0.25微米，鄰近柵極溝槽之間的距離約為0.5微米。13.在半導體襯底中制備含有有源晶胞區和端接區的半導體功率器件的方法，其特征在于，該方法包含: 在有源晶胞區中半導體襯底的頂部，打開多個柵極溝槽，并用導電柵極材料填充每個柵極溝槽，然后從溝槽頂部刻蝕掉導電柵極材料； 沉積高密度等離子HDP因此，并且在頂面上方制備BPSG絕緣層，然后利用自對準接觸SAC光致抗蝕劑掩膜，進行自對準接觸刻蝕，以便從未覆蓋區域中半導體襯底的頂面，除去BPSG絕緣物和HDP氧化層;并且 進行臺面結構凹陷刻蝕，以刻蝕半導體襯底，形成臺面結構凹陷，頂部臺面結構表面垂直在HDP絕緣層的頂面下方，覆蓋在導電柵極材料上方，構成一個凸起邊界限定層，包圍著柵極溝槽之間有源晶胞區中的凹陷臺面結構區。14.如權利要求13所述的方法，其特征在于，還包含: 在HDP絕緣層的側壁上沉積低溫氧化層LTO，用于限定凹陷臺面結構區中心部分中的臺面結構中心區。15.如權利要求14所述的方法，其特征在于，還包含: 通過臺面結構區刻蝕半導體襯底，打開接觸溝槽。16.如權利要求15所述的方法，其特征在于，還包含: 在接觸溝槽底面下方的半導體襯底中，制備接觸注入區。17.如權利要求16所述的方法，其特征在于，還包含: 用導電接觸材料填充接觸溝槽。18.如權利要求13所述的方法，其特征在于，還包含: 在凹陷臺面結構區下方的半導體襯底中注入本體區，然后在本體區的頂部注入導電類型相反的源極區。19.如權利要求18所述的方法，其特征在于，還包含: 在HDP絕緣層的側壁上沉積低溫氧化層LTO，用于限定凹陷臺面結構區中心部分中的臺面結構中心區； 通過臺面結構區刻蝕半導體襯底，打開接觸溝槽，穿過源極區，接觸溝槽位于本體區中，在接觸溝槽底面下方的半導體襯底中，制備接觸注入區;并且 用導電接觸材料填充接觸溝槽。20.如權利要求15所述的方法，其特征在于，其中: 打開接觸溝槽的工藝包含打開寬度在0.1至0.15微米左右的接觸溝槽。21.如權利要求13所述的方法，其特征在于，其中: 打開柵極溝槽的工藝包含打開寬度約為0.25微米的柵極溝槽，鄰近柵極溝槽之間的距離約為0.5微米。22.如權利要求18所述的方法，其特征在于，還包含: 制備導電類型與本體區相同的本體箝位層BCL，在有源晶胞區外圍區域中的柵極溝槽的底面下方垂直延伸。
【文檔編號】H01L21/768GK105826386SQ201610033164
【公開日】2016年8月3日
【申請日】2016年1月19日
【發明人】李文軍, 保羅·托魯普, 常虹, 李亦衡, 向泱, 鄧覺為, 薛宏勇, 顧鳴, 顧一鳴
【申請人】萬國半導體股份有限公司