芯片封裝的制作方法
【專利摘要】本發明提供了一種芯片封裝，該芯片封裝包括：封裝在模塑料中的第一裸芯片；含芯片安裝面的板；位于該第一裸芯片的活性表面上的重新布線層(RDL)結構，且該RDL結構位于該第一裸芯片和該芯片安裝面之間；以及嵌入在該模塑料中的分立器件，該分立器件位于靠近該第一裸芯片的側邊緣的位置上。通過嵌入一分立器件至芯片封裝中，當靠近裸芯片的IR降發生時，該分立器件能夠快速地補償非期望的IR降，從而防止裸芯片受到影響。
【專利說明】
芯片封裝
技術領域
[0001 ]本發明涉及一種芯片封裝，更特別地，涉及一種改進的集成電路(IntegratedCircuit，IC)芯片封裝，該芯片封裝具有嵌入式的分立器件，能夠減少芯片上的電阻壓降(IR drop)ο
【背景技術】
[0002]集成電路器件通常包括被容納在(ishoused in)封裝內的IC芯片(chip)或裸芯片(die)。所述IC芯片通常包括利用已知的制造技術在半導體的薄晶圓(wafer)上，由光刻圖案(lithographicalIy patterning)導電及絕緣材料制成的電路。該封裝支持并保護所述IC芯片，且提供所述電路與外部電路板之間的電連接。舉例來說，一些已知的封裝類型用來容納IC芯片，如球柵陣列(ball grid array，BGA)、針柵陣列(pin grid arrays，PGA)、塑封引線芯片載體(plastic leaded chip carrier，PLCC)、塑封扁平封裝(plastic quadflat pack)以及其它。
[0003]球柵陣列(BGA)封裝是本領域中熟知的一項技術。通過使用BGA封裝背面上呈陣列排列的導電球(凸塊(bump))，而不是使用引線框架，將BGA封裝結合至安裝板(mountingboard)，其中，導電球(凸塊)作為外部端子。由于半導體封裝的整個背面可以用于連接到該板(board)，因此，可以顯著增加輸入/輸出焊墊的數量。為了支持更高功能，引腳數量顯著增加。
[0004]IC芯片封裝中的其中一種類型是“倒裝芯片”(flip chip)，此類型的“倒裝芯片”不需要任何焊線(wire bond)。將晶圓切成各芯片單元(dice)之后，“倒裝芯片”被倒置地安裝在封裝基板上，該封裝基板包括匹配到相關外部電路的接觸點和連接。焊料回流以接合芯片和基板的觸點(contact)。然后，倒裝芯片通常會經歷填充過程(under fill process)和覆蓋裸芯片側面的封裝過程。
[0005]隨著系統的復雜度和操作速度增加，集成電路的功率消耗(powerconsumpt1n)顯著增加。此外，隨著超大規模集成電路(Very Large Scale Integrat1n,VLSI)技術不可避免的擴展，IC供給電壓持續下降。降低標稱供給電壓會伴隨著降低器件噪聲邊緣，致使元件更易受電源噪聲的影響。由于如今的電源分布系統中固有的頻率依賴分布式寄生，該噪聲包括動態的交流(Alternating Current ,AC)電壓波動和直流(Direct Current，DC)電阻壓降(即IR降)。
[0006]在微電子系統中，系統的IR降可以被預算為三部分:芯片上、封裝和板。由于芯片上電網(on-die power grid)的精細特征尺寸，芯片上的電阻損耗嚴重，因此，芯片上的IR降已被廣泛研究。通常，為了降低芯片上的IR降，在集成電路裸芯片的金屬互連中形成金屬-絕緣體-金屬(metal-1nsulator-metal，MIM)電容。然而，為了維持足夠的電容，芯片上M頂電容的尺寸不會隨著IC尺寸的減小而縮小(shrink)。因此，芯片上電容所占據的芯片面積的比例逐漸增大，從而轉化為成本增加。
【發明內容】
[0007]有鑒于此，本發明的目的之一在于提供一種改進的芯片封裝，該芯片封裝具有嵌入式的分立器件，能夠降低芯片上的IR降。
[0008]根據本發明的一方面，芯片封裝包括:封裝在模塑料中的第一裸芯片;位于第一裸芯片的活性表面上的重新布線層結構；以及嵌入在模塑料中的分立器件，該分立器件設置在靠近該第一裸芯片的側邊緣的位置中。根據一實施例，該芯片封裝還可以包括一含芯片安裝面的板，且該重新布線層結構位于該第一裸芯片和該板的芯片安裝面之間。在一些實施例中，該分立器件為分立無源器件、分立有源器件或其組合，以減小芯片上的IR降。
[0009]根據一實施例，該芯片封裝還包括第二裸芯片。該第一裸芯片和該第二裸芯片并排排列，且均封裝在該模塑料中。該重新布線層結構也設置在該第二裸芯片的活性表面上。根據一實施例，該第一裸芯片和該第二裸芯片之間的邊緣到邊緣距離等于或大于1000微米。
[0010]根據一實施例，該分立器件具有一表面，該分立器件的該表面與該第一裸芯片的該活性表面實質上齊平，該重新布線層結構也直接設置在該分立器件的該表面上。
[0011 ]根據本發明的另一方面，芯片封裝包括:封裝在模塑料中的第一裸芯片;位于該第一裸芯片的活性表面上的重新布線層結構；以及嵌入在該重新布線層結構中的分立器件。根據一實施例，該芯片封裝還可以包括一含芯片安裝面的板，且該重新布線層結構位于該第一裸芯片和該板的芯片安裝面之間。在一些實施例中，該分立器件為分立無源器件、分立有源器件或其組合，以減小芯片上的IR降。
[0012]根據本發明的再一方面，芯片封裝包括:半導體裸芯片;位于該半導體裸芯片的活性表面上的重新布線層結構；以及嵌入在該重新布線層結構中的分立器件。根據一實施例，該芯片封裝還可以包括一含芯片安裝面的板，且該重新布線層結構位于該第一裸芯片和該板的芯片安裝面之間。在一些實施例中，該分立器件為分立無源器件、分立有源器件或其組合，以減小芯片上的IR降。
[0013]在上述芯片封裝中，通過嵌入一分立器件至芯片封裝中，從而，當靠近裸芯片的IR降發生時，該分立器件能夠快速地補償非期望的IR降，避免裸芯片受到影響。
【附圖說明】
[0014]被包括的附圖用以提供對本發明的進一步理解，以及，被并入且構成本說明書的一部分。附圖與描述一起用于說明本發明的實施例，有助于解釋本發明的原理。在附圖中:
[0015]圖1根據本發明一示例性實施例示出了一種芯片封裝的橫截面示意圖；
[0016]圖2是根據本發明另一示例性實施例示出的一種芯片封裝的橫截面示意圖；
[0017]圖3是根據本發明又一示例性實施例示出的一種芯片封裝的橫截面示意圖；
[0018]圖4是根據本發明再一示例性實施例示出的一種FC-BGA封裝的橫截面示意圖。
【具體實施方式】
[0019]以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特征，并非用來限制本發明的范疇。在通篇說明書及權利要求書當中使用了某些詞匯來指稱特定的元件。所屬領域技術人員應可理解，制造商可能會用不同的名詞來稱呼同樣的元件。本說明書及權利要求書并不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。本發明中使用的術語“元件”、“系統”和“裝置”可以是與計算機相關的實體，其中，該計算機可以是硬件、軟件、或硬件和軟件的結合。在以下描述和權利要求書當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定于…”的意思。此外，術語“親接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接于另一裝置，則代表該裝置可直接電氣連接于該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
[0020]在本發明實施例的以下詳細描述中，參考了附圖進行說明，其中，附圖構成本發明實施例的一部分，以及，通過圖示方式示出了本發明可以實施的特定優選實施例。
[0021]這些實施例得到了充分詳細地描述，以使得本領域技術人員能夠實施它們，但應該理解的是，在不脫離本發明之精神以及范圍內可以做機械、化學、電氣和程序上的改變，從而其它實施例可以被利用。因此，以下的詳細描述并非用來限制本發明，以及，本發明實施例的范圍僅受所附權利要求書的限定。
[0022]本發明關于一種改進的芯片封裝，該芯片封裝具有至少一個嵌入式的分立器件，該分立器件可以是分立無源(passive)器件、分立有源(active)器件，或其組合，以減少芯片上的IR降，此外，還具有較小的芯片尺寸和較低的成本。在一些示例中，分立無源器件可以為電容(如解耦電容)、電阻等器件，分立有源器件可以為電源管理集成電路(powermanagement integrated circuit,PMIC)等器件，應當說明的是，本發明對分立器件的類型不做任何限制。為方便描述，后續描述中以分立無源器件為例進行示例說明，特別地，以分立的解耦電容為例進行說明。但應當說明的是，本發明并不受限于該示例說明，具體實現中，凡是可用來改變阻抗以減少芯片上的IR降的分立器件(包括分立有源器件和/或分立無源器件)或是能夠提供穩定電源的分立有源器件均可以用作本發明芯片封裝中的分立器件。在一些實施例中，分立無源器件設置在靠近該芯片封裝中的IC裸芯片的位置。該嵌入式、薄的(th i η)無源器件能夠減小芯片上的IR降。
[0023]在本發明的一方面中，該嵌入式、分立器件可以用來替換昂貴的芯片上MM電容。與傳統的大面積、芯片上MIM電容相比，該嵌入式、分立器件仍能夠實現足夠大尺寸(magnitude)的電容用于解耦的目的，且具有減小的成本。
[0024]通過將嵌入式、分立器件嵌入到芯片封裝中，當靠近芯片或裸芯片的IR降出現時，分立器件能夠快速地補償非期望的IR降，因此防止該芯片或裸芯片受影響。此外，該嵌入式、分立器件還能使得該芯片遠離不需要的功率噪聲。
[0025]根據本發明的一示例性實施例，芯片封裝可以是擴散型晶圓級封裝(fan-outwafer-level package ,FO-ffLP)，但并不限于此。FO-WLP相對于現有的倒裝芯片球柵陣列封裝(flip-chip ball grid array (FC-BGA)package )具有更出眾的形狀系數(formfactor)、引腳數目和熱性能。此夕卜，FO-WLP的高Q電感能夠增強電氣性能，并降低RF電路應用中的功率消耗(power consumpt1n) ο
[0026]進一步地，F0-WLP提供一種具有更緊湊的重新布線層(redistributed layer,RDL)引腳的薄型封裝。在FO-WLP中，銅互連(copper interconnect)，也稱之為鈍化后互連(post passivat1n interconnect1n)，被形成于外露的片上焊盤(on-chip pads)上。
[0027]應當注意的是，在本發明的一示例性實施例中，分立器件(如分立無源器件)可以是解親電容(decoupling capacitor)，該解親電容能夠用于實現足夠大尺寸MIM電容的解耦功能，并能夠快速補償非期望IR降。然而，在另一些示例性實施例中，分立無源器件可以是用于不同目的的電阻、電感、射頻(rad1 frequency,RF)濾波器、二極管或其組合等，本發明實施例對此并不做任何限制。
[0028]圖1根據本發明一示例性實施例示出了一種芯片封裝的橫截面(cross-sect1nal) 示意圖 。如圖1 所示 ，芯片封裝 I 可以包括多個 IC 芯片或裸芯片 11 和 12( 為方便說明，在此示例中以兩個裸芯片為例)，這多個IC芯片或裸芯片被模塑(are molded)在一封裝2中，舉例來說，封裝2可以是晶圓級封裝(Wafer Level Package，WLP)封裝。應當說明的是，芯片封裝I也可以僅包括單個的IC芯片或裸芯片，從而基于圖1所示的示例，可以相應地獲得包括單個的IC芯片或裸芯片的芯片封裝I，為簡潔起見，本發明對其不再贅述。此外，為方便描述，以下實施例中的封裝2以WLP封裝為例進行說明，但本發明并不限于此。
[0029]根據該示例性實施例，兩個裸芯片11和12并排排列(arranged side-by-side)且封裝在模塑料(molding compound)20中。裸芯片11的活性表面(active surface) I Ia和裸芯片12的活性表面12a被翻轉(flipped)且面向板(board)40(如封裝基板或印刷電路板等)的芯片安裝面40a組裝。
[°03°] 根據該示例性實施例，裸芯片11的底面(bottom surface) IIb和裸芯片12的底面12b可以從WLP封裝2的頂面(top surface)2a暴露出來。
[0031]根據該示例性實施例，多個細間距(fine-pitch)連接點110(如導電焊盤或微凸塊)可以分布在裸芯片11的活性表面Ila上，以及，多個細間距連接點120(如導電焊盤或微凸塊)可以分布在裸芯片12的活性表面12a上。
[0032]根據該示例性實施例，WLP封裝2還可以包括重新布線層結構(redistributedlayer (RDL) structure)30，該RDL結構30位于裸芯片11/12與板40的芯片安裝面40a之間。RDL結構30將細間距連接點110和細間距連接點120分散(或擴散)為較寬松的焊盤間距(padpitch)ο
[0033]互連結構(interconnect1n scheme)300可以制造于RDL結構30中，以將上述多個細間距連接點110和上述多個細間距連接點120重新分配到WLP封裝2的底面2b上。多個凸塊360設置在WLP封裝2的底面2b上，以電連接WLP封裝2和板40。根據該示例性實施例，互連結構300可以包括銅純化后互連(copper post-passivat1n interconnect1n,Cu-PPI)結構。
[0034]根據該示例性實施例，互連結構300可以包括互連引線(traCe)302，用于互連裸芯片11的活性表面Ila上的裸芯片至裸芯片(die-to-die)信號點IlOa與裸芯片12的活性表面12a上的裸芯片至裸芯片信號點120a ADL結構30還可以包括至少一個聚合物絕緣層(polymeric insulating layer)310，如聚酰亞胺(polyimide)或環氧基樹脂(epoxy)，但并不限于此。
[0035]根據該示例性實施例，芯片封裝I還可以包括分立無源器件(discrete passivedevice )130，插入在(interposed)裸芯片11與裸芯片12之間。在模塑料20內，分立無源器件130與上述兩個裸芯片11和12被模塑在一起。可以理解的是，若芯片封裝I包括單個的裸芯片，則該裸芯片設置在靠近該第一裸芯片的側邊緣的位置上。
[0036]根據該示例性實施例，為了容納分立無源器件130，在上述兩個裸芯片11和12之間提供一具有邊緣到邊緣距離d的間距(gap)。舉例來說，距離d可以等于或大于1000微米但并不限于此。分立無源器件130被設置在很靠近(in close proximity to)上述兩個裸芯片11和12的側邊緣(side edge)的位置。
[0037]盡管所述示例性實施例中僅示出了一個無源器件130，但應當理解的是，在該示例性實施例的一些變型設計中，可以連續設置多個分立無源器件在所述間距內。
[0038]根據該示例性實施例，分立無源器件130具有表面130a，其中，表面130a與裸芯片11的活性表面I la、裸芯片12的活性表面12a實質上(substantial Iy)齊平(flush)，使得RDL結構30可以直接形成在表面130a上。舉例來說，若芯片封裝I僅包括單個的裸芯片(如裸芯片11)，則表面130a與裸芯片11的活性表面Ila實質上齊平。
[0039]根據該示例性實施例，分立無源器件130具有兩個端子(terminal)131和132，這兩個端子通過互連引線304可以分別電連接至裸芯片11的活性表面Ila上的接地點IlOb和裸芯片12的活性表面12a上的電源點120b。
[0040]舉例來說，上述兩個端子131和132可通過互連引線304分別電連接至位于裸芯片11的活性表面Ila上的接地焊盤(ground pad)和電源焊盤(power pad)。舉例來說，所述兩個端子131和132可通過互連引線304分別電連接至裸芯片12的活性表面12a上的接地焊盤和電源焊盤。
[0041]圖2是根據本發明另一示例性實施例示出的一種芯片封裝的橫截面示意圖，其中，相同的數字標號表示相同的區域、層或元件。如圖2所示，芯片封裝Ia可以包括多個IC芯片或裸芯片11和12(在此示例中，以兩個裸芯片為例)，所述多個IC芯片或裸芯片在封裝3中被模塑在一起，舉例來說，該封裝可以是WLP封裝。為方便描述，以下實施例中的封裝3以WLP封裝為例進行說明，但本發明并不限于此。
[0042]根據該示例性實施例中，所述兩個裸芯片11和12并排排列，且封裝在模塑料20中。裸芯片11的活性表面Ila和裸芯片12的活性表面12a被翻轉且面向板40(如封裝基板或印刷電路板等)的芯片安裝面40a組裝。
[0043]根據該示例性實施例，裸芯片11的底面Ilb和裸芯片12的底面12b可以從WLP封裝3的頂面3a暴露出來。
[0044]根據該示例性實施例，多個細間距連接點110(如導電輸入/輸出焊盤(input/output，1/0)或微凸塊)可以分布在裸芯片11的活性表面Ila上，以及，多個細間距連接點120(如導電焊盤或微凸塊)可以分布在裸芯片12的活性表面12a上。
[0045]根據該示例性實施例，WLP封裝3還可以包括重新布線層(RDL)結構30，該RDL結構30位于裸芯片11/12與板40的芯片安裝面40a之間。RDL結構30將細間距連接點110和細間距連接點120分散(或擴散)成較寬松的焊盤間距。
[0046]互連結構300可以制造于RDL結構30中，以將上述多個細間距連接點110和上述多個細間距連接點120重新分配到WLP封裝3的底面3b上。多個凸塊360設置在WLP封裝3的底面3b上，以電連接WLP封裝3與板40。根據該示例性實施例，互連結構300可以包括銅鈍化后互連(Cu-PPI)結構。
[0047]根據該示例性實施例，互連結構300可以包括互連引線302，用于互連裸芯片11的活性表面Ila上的裸芯片至裸芯片信號點IlOa與裸芯片12的活性表面12a上的裸芯片至裸芯片信號點120a ADL結構30還可以包括至少一聚合物絕緣層310，如聚酰亞胺或環氧基樹月旨，但并不限于此。
[0048]根據該示例性實施例，芯片封裝Ia還可以包括分立無源器件130，該分立無源器件130嵌入(embedded)在RDL結構30中。舉例來說，分立無源器件130可以被安裝在凹入WLP封裝3的底面3b的腔(cavity)內，但不限于此。
[0049]根據該示例性實施例，分立無源器件130具有兩個端子131和132，這兩個端子可以通過互連引線304分別電連接至裸芯片11的活性表面Ila上的接地點IlOb和裸芯片12的活性表面12a上的電源點120b。所述兩個端子131和132可以通過互連引線306電連接至相應的接地凸塊360a和電源凸塊360b。舉例來說，通過互連引線304，所述兩個端子131和132可以分別電連接至裸芯片11的活性表面Ila上的接地焊盤和電源焊盤。舉例來說，通過互連引線304，所述兩個端子131和132可以分別電連接至裸芯片12的活性表面12a上的接地焊盤和電源焊盤。
[0050]圖3是根據本發明又一示例性實施例示出的一種芯片封裝的橫截面示意圖，其中，相同的數字標號表示相同的區域、層或組件。如圖3所示，芯片封裝Ib可以包括單個的(single)IC芯片或裸芯片14，所述單個的IC芯片或裸芯片封裝在模塑料20中，以形成封裝4，舉例來說，該封裝4可以是WLP封裝。應當說明的是，芯片封裝Ib也可以多個IC芯片或裸芯片，從而基于圖3所示的示例，可以相應地獲得包括多個IC芯片或裸芯片的芯片封裝lb，為簡潔起見，本發明對其不再贅述。此外，為方便描述，以下實施例中的封裝4以WLP封裝為例進行說明，但本發明并不限于此。
[0051]根據該示例性實施例中，裸芯片14的活性表面14a被翻轉且面向板40(如封裝基板或印刷電路板等)的芯片安裝面40a組裝。根據該示例性實施例，裸芯片14的底面14b可以從WLP封裝4的頂面4a暴露出來。
[0052]根據該示例性實施例，多個細間距連接點140(如導電焊盤或微凸塊)可以分布在裸芯片14的活性表面14a上。重新布線層(RDL)結構30設置在裸芯片14與板40的芯片安裝面40a之間。該RDL結構30將細間距連接點140分散(或擴展)成較寬松的焊盤間距，所述較寬松的焊盤位于WLP封裝4的底面4b上。
[0053]同樣地，互連結構300可以制造于RDL結構30中，以將上述多個細間距連接點140重新分配到WLP封裝4的底面4b上。多個凸塊360設置在WLP封裝4的底面4b上，以電連接WLP封裝4與板40 ADL結構30還可以包括至少一聚合物絕緣層310，如聚酰亞胺或環氧基樹脂，但并不限于此。根據該示例性實施例，互連結構300可以包括銅后鈍化互連(Cu-PPI)結構。
[0054]根據該示例性實施例，芯片封裝Ib還可以包括分立無源器件130，嵌入(embedded)在RDL結構30中。舉例來說，分立無源器件130可以被安裝在凹入WLP封裝4的底面4b的腔(cavity)內，但不限于此。
[0055]根據該示例性實施例，分立無源器件130具有兩個端子131和132，通過互連結構300的互連引線，這兩個端子可以分別電連接至裸芯片14的活性表面14a上的接地點和電源點。
[0056]圖4是根據本發明再一示例性實施例示出的一種芯片封裝的橫截面示意圖，其中，相同的數字標號表示相同的區域、層或組件。為方便說明，在本發明實施例中，該芯片封裝以倒裝芯片球柵陣列(FC-BGA)封裝為例進行舉例說明。如圖4所示，FCBGA封裝Ic可以包括單個的半導體裸芯片15。在一些實施例中，半導體裸芯片15具有一底面15b，底面15b從該芯片封裝Ic的頂面暴露出來。裸芯片15的活性表面15a被翻轉且面向板40(如封裝基板或印刷電路板等)的芯片安裝面40a組裝。在一些實施例中，半導體裸芯片15可以封裝在模塑料中(圖中未示出)，以形成一封裝。
[0057]根據該示例性實施例，多個細間距連接點150(如導電焊盤或微凸塊)可以分布在半導體裸芯片15的活性表面15a上。重新布線層(RDL)結構30設置在裸芯片15與板40的芯片安裝面40a之間。該RDL結構30將細間距連接點150分散(或擴散)成較寬松的焊盤間距。
[0058]同樣地，互連結構300可以制造于RDL結構30中，以重新分配上述多個細間距連接點150。多個凸塊360設置在RDL結構30上，以電連接半導體裸芯片15與板40 ADL結構30還可以包括至少一個聚合物絕緣層310，如聚酰亞胺或環氧基樹脂，但并不限于此。根據該示例性實施例，互連結構300可以包括銅后鈍化互連(Cu-PPI)結構。
[0059]根據該示例性實施例，FCBGA封裝Ic還可以包括分立無源器件130，該分立無源器件130嵌入在RDL結構30中。根據該示例性實施例，分立無源器件130具有兩個端子131和132，其中，通過互連結構300的互連引線，這兩個端子可以分別電連接至半導體裸芯片15的活性表面15a上的接地點和電源點。
[0060]盡管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及權利要求書所定義的范圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用于說明的目的而并非用于限制本發明。本發明的保護范圍當視所附的權利要求書所界定者為準。本領域技術人員皆在不脫離本發明之精神以及范圍內做些許更動與潤飾。
【主權項】
1.一種芯片封裝，其特征在于，包括: 第一裸芯片，封裝在模塑料中； 重新布線層結構，位于該第一裸芯片的活性表面上；以及 分立器件，嵌入在該模塑料中，且位于靠近該第一裸芯片的側邊緣的位置。2.如權利要求1所述的芯片封裝，其特征在于，該芯片封裝還包括第二裸芯片，該第一裸芯片和該第二裸芯片并排排列，且均封裝在該模塑料中。3.如權利要求2所述的芯片封裝，其特征在于，該重新布線層結構還設置在該第二裸芯片的活性表面上。4.如權利要求2所述的芯片封裝，其特征在于，該第一裸芯片和該第二裸芯片之間的邊緣到邊緣距離等于或大于1000微米。5.如權利要求1所述的芯片封裝，其特征在于，該分立器件具有一表面，該表面與該第一裸芯片的該活性表面實質上齊平，該重新布線層結構也設置在該分立器件的該表面上。6.如權利要求1所述的芯片封裝，其特征在于，該分立器件具有兩個端子，該兩個端子通過該重新布線層結構中的互連引線分別電連接至位于該第一裸芯片的該活性表面上的接地焊盤和電源焊盤。7.如權利要求1所述的芯片封裝，其特征在于，多個細間距連接點分布在該第一裸芯片的該活性表面上。8.如權利要求1所述的芯片封裝，其特征在于，該重新布線層結構還包括至少一個聚合物絕緣層。9.如權利要求1所述的芯片封裝，其特征在于，該芯片封裝還包括具有芯片安裝面的板，其中，該第一裸芯片的該活性表面面向該芯片安裝面。10.如權利要求9所述的芯片封裝，其特征在于，該重新布線層結構設置在該第一裸芯片和該芯片安裝面之間。11.一種芯片封裝，其特征在于，該芯片封裝包括: 第一裸芯片，封裝在模塑料中； 重新布線層結構，位于該第一裸芯片的活性表面上；以及 分立器件，嵌入在該重新布線層結構中。12.如權利要求11所述的芯片封裝，其特征在于，該芯片封裝還包括第二裸芯片，該第一裸芯片和該第二裸芯片并排排列，且均封裝在該模塑料中。13.如權利要求11所述的芯片封裝，其特征在于，該分立器件具有兩個端子，該兩個端子通過該重新布線層結構中的互連引線分別電連接至該第一裸芯片的該活性表面上的接地焊盤和電源焊盤。14.如權利要求11所述的芯片封裝，其特征在于，多個細間距連接點分布在該第一裸芯片的該活性表面上。15.如權利要求11所述的芯片封裝，其特征在于，該重新布線層結構還包括至少一個聚合物絕緣層。16.如權利要求11所述的芯片封裝，其特征在于，該芯片封裝還包括具有芯片安裝面的板，該第一裸芯片的該活性表面面向該芯片安裝面。17.如權利要求16所述的芯片封裝，其特征在于，該重新布線層結構設置在該第一裸芯片和該芯片安裝面之間。18.—種芯片封裝，包括: 半導體裸芯片； 重新布線層結構，位于該半導體裸芯片的活性表面上；以及 分立器件，嵌入在該重新布線層結構中。19.如權利要求18所述的芯片封裝，其特征在于，該半導體裸芯片封裝在模塑料中。20.如權利要求18所述的芯片封裝，其特征在于，該半導體裸芯片具有從該芯片封裝的頂面暴露出來的底面。21.如權利要求18所述的芯片封裝，其特征在于，該分立器件安裝在凹入該芯片封裝的底面的腔內。22.如權利要求18所述的芯片封裝，其特征在于，該分立器件具有兩個端子，該兩個端子通過該重新布線層結構中的互連引線分別電連接至位于該第一裸芯片的活性表面上的接地焊盤和電源焊盤。23.如權利要求18所述的芯片封裝，其特征在于，多個細間距連接點分布在該半導體裸芯片的該活性表面上。24.如權利要求18所述的芯片封裝，其特征在于，該芯片封裝還包括具有芯片安裝面的板，該半導體裸芯片的該活性表面面向該芯片安裝面。25.如權利要求24所述的芯片封裝，其特征在于，該重新布線層結構設置在該半導體裸芯片和該芯片安裝面之間。
【文檔編號】H01L23/64GK105826304SQ201610019446
【公開日】2016年8月3日
【申請日】2016年1月12日
【發明人】張伯豪, 張峻瑋, 李錦智
【申請人】聯發科技股份有限公司