扇出晶片級封裝結構的制作方法
【專利摘要】本文中描述一種半導體裝置及其制造方法，其中所述半導體裝置包含：第一裸片，其包含第一接墊及第一鈍化層；第二裸片，其包含第二接墊及第二鈍化層；封裝體，其環繞所述第一裸片及所述第二裸片且包括第一表面；介電層，其覆蓋所述第一鈍化層的至少一部分及所述第二鈍化層的至少一部分，且進一步覆蓋所述第一裸片與所述第二裸片之間的所述封裝體，其中所述介電層包含：鄰近于所述第一鈍化層、所述第二鈍化層及所述封裝體的第二表面；及與所述第二表面對立的第三表面；及重布線層，其電性連接至所述第一接墊及所述第二接墊且置放于所述介電層的所述第三表面上方。
【專利說明】
扇出晶片級封裝結構
技術領域
[0001]本發明涉及半導體封裝結構。特定來說，本發明涉及一種扇出晶片級封裝結構。
【背景技術】
[0002]常規地，扇出晶片級封裝結構含有多個裸片、環繞裸片的封裝體及電連接裸片的重布線層，其中重布線層布置于裸片及封裝體上。然而，段差部形成于裸片與封裝體之間，此情況可導致重布線層分層及/或斷裂。
【發明內容】
[0003]本發明是關于扇出晶片級封裝結構及其制造方法。
[0004]本發明的方面涉及一種半導體裝置。在一個實施例中，一種半導體裝置包括:第一裸片，其包括第一接墊及第一鈍化層;第二裸片，其包括第二接墊及第二鈍化層，其中所述第一裸片具有第一側壁且所述第二裸片具有第二側壁;封裝體，其環繞所述第一裸片及所述第二裸片且包括第一表面;介電層，其覆蓋所述第一鈍化層的至少一部分及所述第二鈍化層的至少一部分，且進一步覆蓋所述第一裸片與所述第二裸片之間的所述封裝體，其中所述介電層包括:鄰近于所述第一鈍化層、所述第二鈍化層及所述封裝體的第二表面;及與所述第二表面對立的第三表面;及重布線層，其電連接至所述第一接墊及所述第二接墊且置放于所述介電層的所述第三表面上方。
[0005]在另一實施例中，一種半導體封裝包括:襯底，及安裝于所述襯底上的半導體裝置，其中所述半導體裝置包括:第一裸片，其包括第一接墊及第一鈍化層;第二裸片，其包括第二接墊及第二鈍化層，其中所述第一裸片具有第一側壁且所述第二裸片具有第二側壁；封裝體，其環繞所述第一裸片及所述第二裸片且包括第一表面;介電層，其覆蓋所述第一鈍化層的至少一部分及所述第二鈍化層的至少一部分，且進一步覆蓋所述第一裸片與所述第二裸片之間的所述封裝體，其中所述介電層包括:鄰近于所述第一鈍化層、所述第二鈍化層及所述封裝體的第二表面;及與所述第一表面對立的第三表面;及重布線層，其電連接至所述第一接墊及所述第二接墊且置放于所述介電層的所述第三表面上方。
【附圖說明】
[0006]圖1為根據本發明的第一實施例的半導體裝置的橫截面圖。
[0007]圖2為圖1中的部分“A”的放大圖。
[0008]圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G、圖3H、圖31、圖3J、圖3K及圖3L為展示制造根據本發明的第一實施例的半導體裝置的方法的橫截面圖。
[0009]圖4為根據本發明的第一實施例的半導體裝置的仰視圖。
[0010]圖5為包含根據本發明的第一實施例的半導體裝置的半導體封裝結構的橫截面圖。
[0011]圖6為根據本發明的第二實施例的半導體裝置的橫截面圖。
[0012]圖7為圖6中的部分“A”的放大圖。
[0013]圖8A、圖8B、圖8C、圖8D、圖8E、圖8F、圖8G、圖8H、圖81、圖8J、圖8K及圖8L為展示制造根據本發明的第二實施例的半導體裝置的方法的橫截面圖。
[0014]圖9為根據本發明的第二實施例的半導體裝置的仰視圖。
[0015]圖10為包含根據本發明的第二實施例的半導體裝置的半導體封裝結構的橫截面圖。
【具體實施方式】
[0016]以下定義適用于關于本發明的一些實施例所描述的方面中的一些。此等定義同樣可在本文中詳細描述。
[0017]如本文中所使用，除非上下文另外清晰指示，否則單數術語“一(a/an)”及“所述”包含多個參照物。因此，舉例來說，除非上下文另外清晰指示，否則對裸片的參考可包含多個裸片。
[0018]如本文中所使用，術語“鄰近”是指靠近或鄰接。鄰近組件可彼此間隔開或可彼此實際或直接接觸。在一些情況下，鄰近組件可彼此連接或可彼此一體式形成。
[0019]如本文中所使用，例如“內”、“內部”、“外”、“外部”、“頂部”、“底部”、“前面”、“背面”、“上部”、“向上”、“下部”、“向下”、“垂直”、“垂直地”、“側向”、“側向地”、“上方”及“下方”的相對術語是指組件集合相對于彼此(例如，根據圖式)的定向，但并不要求那些組件在制造或使用期間的特定定向。
[°02°]如本文中所使用，術語“連接(connect)”、“已連接”及“連接(connect1n)”是指操作耦接或鏈接。已連接組件可直接耦接至彼此或可間接耦接至彼此(例如，經由另一組件集合)。
[0021]如本文中所使用，術語“約”、“實質上”及“實質”是指相當大程度或范圍。當結合事件或情形使用時，所述術語可指事件或情形準確出現的情況以及事件或情形近似出現的情況(例如考慮到本文中所描述的制造方法的典型容差水平)。舉例來說，術語可指小于或等于±10%，例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于± I %、小于或等于±0.5%、小于或等于±0.1%或小于或等于±0.05%。
[0022]另外，有時在本文中按范圍格式呈現量、比率及其它數值。應理解，此范圍格式是出于便利及簡潔而使用，且應靈活地理解為包含如范圍極限所明確指定的數值，且也包含涵蓋于所述范圍內的所有個別數值或子范圍，如同明確地指定每一數值及子范圍一般。
[0023]圖1為根據本發明的第一實施例的半導體裝置100的橫截面圖。半導體裝置100包括第一裸片1、第二裸片2、環繞第一裸片I及第二裸片2的封裝體3、介電層40、41、42、43，及布置于第一裸片I及第二裸片2上方的重布線層50、51、52。半導體裝置100進一步包括電連接至重布線層50、51、52的球下金屬層61、62及分別附接至球下金屬層61、62的焊球81、82。
[0024]第一裸片I具有第一接墊11、第三接墊13及布置于第一接墊11及第三接墊13上方的第一鈍化層12。另外，第一鈍化層12具有兩個孔隙17、19，且第一接墊11及第三接墊13暴露于孔隙17、19中。同樣地，第二裸片2具有第二接墊21、第四接墊23及布置于第二接墊21及第四接墊23上方的第二鈍化層22。另外，第二鈍化層22具有兩個孔隙27、29，且第二接墊21及第四接墊23暴露于孔隙27、29中。第一裸片I包括第一側壁15且第二裸片2包括第二側壁25。第一裸片I的第一側壁15與第二裸片2的第二側壁25之間的距離約為100微米(μπι)或小于ΙΟΟμπι。舉例來說，第一裸片I的第一側壁15與第二裸片2的第二側壁25之間的距離可小于ΙΟΟμπι、小于90μηι、小于80μηι、小于70μηι、小于60μηι或小于50μηι。第一裸片I及第二裸片2可并不沿著相同水平面或平面置放。舉例來說，如圖1中所展示，第一裸片I定位為高于第二裸片
2。另外，第一裸片I及第二裸片2可具有相同類型(亦即，相同集成電路設計)，或替代地可具有不同類型(亦即，不同集成電路設計)。另外，第一裸片I及第二裸片2可具有類似大小或不同大小。
[0025]封裝體3經布置以環繞第一裸片I及第二裸片2以便圍封第一裸片I及第二裸片2的周邊邊緣。具體言的，如圖1中所展示，第一裸片I與第二裸片2之間的間隔填充有封裝體3。此外，封裝體3具有第一表面31。封裝體3的材料包括復合材料(例如，包含環氧樹脂及S12填料的復合材料)；S12填料的大小通常介于自約IΟμπι至約IΟΟμπι的范圍內，因此第一表面31不均勾且具有介于自約50奈米(nm)至約I OOnm的范圍內的高表面粗糙度值。
[0026]圖2為圖1中的部分“A”的放大圖。如圖1及圖2中所展不，第一介電層40布置于第一裸片1、第二裸片2及封裝體3上方。第一介電層40覆蓋第一裸片I的第一鈍化層12的一部分、第二裸片2的第二鈍化層22的一部分及封裝體3。特定來說，第一介電層40具有第二表面401及第三表面402，其中第三表面402與第二表面401對立。另外，第三表面402具有三個不同部分(參見圖2)，其為實質上布置于封裝體3上方的第一部分402a、實質上布置于第一鈍化層12上方的第二部分402b及實質上布置于第二鈍化層22上方的第三部分402c。此外，第一鈍化層12具有第四表面123且第二鈍化層22具有第五表面223。第一介電層40的第二表面401鄰近于封裝體3的第一表面31。第一介電層40也鄰近于第一裸片I的第一鈍化層12的第四表面123及第二裸片2的第二鈍化層22的第五表面223。
[0027]如圖2中所展示，第一介電層40的第三表面402的第一部分402a與封裝體3的第一表面31之間的距離Hl大于第一介電層40的第三表面402的第二部分402b與第一鈍化層12的第四表面123之間的距離H2，且距離Hl大于第一介電層40的第三表面402的第三部分402c與第二鈍化層22的第五表面223之間的距離H3。在此實施例中，H2或H3中的一或兩者的距離至少為約5μπι或大于約5μπι，且H1-H2或H1-H3的值不大于或小于約ΙΟμπι。另外，如上文所提及，第一裸片I及第二裸片2可并不沿著相同水平面或平面置放:第一鈍化層12的第四表面123與封裝體3的第一表面31之間的距離Η4可不等于第二鈍化層22的第五表面223與封裝體3的第一表面31之間的距離Η5。
[0028]介電層40優選為并不包含S12填料的環氧樹脂基底或阻焊劑。由于介電層40中不包括S12填料，介電層40具有在約Uim至約5μπι范圍內的低表面粗糙度值。因此，介電層40的低表面粗糙度值將會小于封裝體3的高表面粗糙度值。亦即，介電層40比封裝體3更平滑，此情況提供了避免第一重布線層50在延伸于第一介電層40的第一表面402上時容易地分層或斷裂的優勢。
[0029]另外，第一介電層40的熱膨脹系數為約65X 10—6/°C，其大約等于封裝體3的熱膨脹系數，因此將減少半導體裝置100的翹曲。
[0030]第一重布線層50置放于第一介電層40、第一裸片I及第二裸片2上方，但并不接觸封裝體3。優選地，第一重布線層50具有約3μπι或小于3μπι的厚度。參考圖1，第一重布線層50的一部分經布置以電連接至第一裸片I的第一接墊11及第二裸片2的第二接墊21:第一重布線層50的部分附接至第一接墊11及第二接墊21，并橫跨鄰近于填充于第一裸片I與第二裸片2之間的封裝體3的第一鈍化層12及第二鈍化層22的部分而延伸。第一重布線層50的部分進一步橫跨置放于填充于第一裸片I與第二裸片2之間的封裝體3上方的第一介電層40的一部分延伸。特定來說，電連接第一裸片I的第一接墊11與第二裸片2的第二接墊21的第一重布線層50的部分延伸于第一介電層40的第三表面402上而非封裝體3的第一表面31上。換句話說，第一重布線層50的部分與封裝體3間隔開。如上文所提及，歸因于第一介電層40的材料特性，第一介電層40的第三表面402的低表面粗糙度值小于封裝體3的第一表面31的高表面粗糙度值。因此，圖1及圖2中所說明的配置減少第一重布線層50將分層或斷裂的可能性。
[0031]第一重布線層50進一步包含分別附接至孔隙19中的第三接墊13及孔隙29中的第四接墊23并延伸至第一鈍化層12的第四表面123及第二鈍化層22的第五表面223上的額外部分。此等額外部分也并不接觸封裝體3。
[0032]第二介電層41布置于第一介電層40、第一重布線層50、第一鈍化層12及第二鈍化層22上。第二介電層41的材料可類似于或不同于第一介電層40的材料。
[0033]第二重布線層51布置于第二介電層41及第一重布線層50上且電連接至第一重布線層50。特定來說，第二重布線層51的部分堆棧于附接至第一裸片I的第二接墊13及第二裸片2的第四接墊23的第一重布線層50的部分上。第二重布線層51用作接地層。
[0034]第三介電層42布置于第二介電層41上且暴露第二重布線層51的部分。第三介電層42的材料可類似于或不同于第一介電層40或第二介電層41的材料。
[0035]第三重布線層52布置于第三介電層42及第二重布線層51上，且分別電連接至第一及第二重布線層50、51。特定來說，第三重布線層52的部分堆棧于第二重布線層51的部分上，第二重布線層的部分又堆棧于第一重布線層50的部分上。如圖1中所展示，第三重布線層52電連接至孔隙19中的第三接墊13及孔隙29中的第四接墊23，且因此電連接至第一裸片I及第二裸片2。
[0036]第四介電層43布置于第三介電層42上且暴露第三重布線層52的部分。第四介電層43的材料可類似于或不同于第一介電層40、第二介電層41或第三介電層42的材料。
[0037]球下金屬層61、62布置于第四介電層43及第三重布線層52的所暴露部分上，且分別電連接至第一、第二及第三重布線層50、51、52。焊球81及82分別附接至球下金屬層61、
62ο
[0038]參考圖1及圖2，鈍化層12部分覆蓋第一接墊11及第三接墊13，從而在第一鈍化層12的第四表面123與封裝體3的第一表面31之間形成一段差距離Η4。如果重布線層50被直接置放于封裝體3上，則距離Η4(尤其結合封裝體3的不同材料性質及粗糙表面)可導致分層。為緩解此問題，第一介電層40部分覆蓋鈍化層12及封裝體3。
[0039]如上文所描述，距離Hl介于第一介電層40的第三表面402的第一部分402a與封裝體3的第一表面31之間；距離H2介于第一介電層40的第三表面402的第二部分402b與第一鈍化層12的第四表面123之間；且距離H4介于第一鈍化層12的第四表面123與封裝體3的第一表面31之間。距離Hl大于距離H4，因此介電層40填滿鈍化層12的第四表面123與封裝體3的第一表面31之間的段差部。距離Hl也大于距離H2。
[0040]形成于第一鈍化層12的第四表面123與第一介電層40的側表面405之間的角度α將大于約90度，優選為約110度至約140度。第一介電層40的側表面405形成于第一介電層40的第二表面401與第三表面402之間。大于90度的角度α進一步緩解重布線層50的分層或斷裂。[0041 ]第一介電層40的一部分并不接觸第一重布線層50;第一介電層40的側表面405與第一重布線層50的側表面501之間存在距離dl。距離dl進一步緩解歸因于應力的分層。
[0042]介電層40的第三表面402的平面度大于約90%，其中經由方程式100X [l-tl/t2](% )或100 X [ l-t3/t4] ( % )獲得第一介電層40的平面度，其中tl表示介電層40的第三表面402的第一部分402a與第二部分402b之間的距離;t2表示第一鈍化層12的第四表面123與第一介電層40的第二表面401之間的距離;t3表示介電層40的第三表面402的第一部分402a與第三部分402c之間的距離;且t4表示第二鈍化層22的第五表面223與第一介電層40的第二表面401之間的距離。如圖2中所展示，tl小于t2及/或t3小于t4。第一介電層40的平面度值愈大，第一介電層40的第三表面402變化愈小。大體來說，第一介電層40的第三表面402的變化受第一介電層40的第二表面401的變化影響。然而，在一些實施例中，歸因于第一介電層40的材料特性，第一介電層40的第三表面402的變化可不受第一介電層40的第二表面401的變化影響。第一介電層40的材料特性的優勢為提供平滑表面以供第一重布線層50在第一介電層40上延伸，且因此可避免第一重布線層50自鈍化層12的第四表面123與封裝體3的第一表面31之間的段差部分層。
[0043]總而言之，第一重布線層50部分覆蓋鈍化層12及第一介電層40。電連接至第一裸片I及第二裸片2的第一重布線層50的部分附接至孔隙17中的第一接墊11，并橫跨第一鈍化層12的第四表面123及置放于封裝體3上的第一介電層40的第三表面402延伸。如上文所提及，由于封裝體3的材料含有不同大小的填料，因此第一表面31不均勻且具有在約50nm至約10nm范圍內的表面粗糙度值。如果不存在第一介電層40，則電連接至第一裸片I及第二裸片2的第一重布線層50的部分將直接延伸于封裝體3的第一表面31上且將歸因于不均勻的第一表面31而容易地剝落及斷裂。然而，如本發明中所描述，第一介電層40覆蓋封裝體3的第一表面31且提供具有在約Inm至約1nm范圍內的表面粗糙度值的更平滑第三表面402。因此，延伸于第一介電層40的第三表面402上的第一重布線層50的部分將較不易于分層及斷裂。另外，如果不存在第一介電層40，則電連接至第一裸片I及第二裸片2的第一重布線層50的部分將在段差處具有不當曲率，且第一重布線層50將較容易地剝落及斷裂。然而，如本發明中所描述，覆蓋填充于第一裸片I與第二裸片2之間的封裝體3的第一介電層40的部分提供具有平緩斜率的側面，從而甚至更不易于分層及斷裂。
[0044]圖3A至圖3L為展示制造根據本發明的實施例的半導體裝置100的方法的橫截面圖。
[0045]參考圖3A，提供載體7并鄰近于載體7的頂表面71定位粘附層72。
[0046]參考圖3B，鄰近于粘附層72定位第一裸片I及第二裸片2。第一裸片I的第一鈍化層12及第二裸片2的第二鈍化層22實質上面向粘附層72。第一裸片I的第一鈍化層12具有兩個孔隙17、19且第二裸片2的第二鈍化層22具有兩個孔隙27、29。因此，第一裸片I的第一接墊11及第三接墊13以及第二裸片2的第二接墊21及第四接墊23可部分暴露于各別孔隙17、19、27、29中。歸因于第一裸片I及第二裸片2的重量，其在定位于粘附層72上時下沉至粘附層72中。此外，如此實施例中所說明，第一裸片I的重量大于第二裸片2的重量，且因此第一裸片I的位置低于第二裸片2的位置。在其它實施例中，第一裸片I的重量相同于或大于第二裸片2的重量，但第一裸片I的位置可歸因于制程低于第二裸片2的位置。
[0047]參考圖3C，通過封裝體3覆蓋第一裸片I及第二裸片2;借此，封裝體3環繞第一裸片I及第二裸片2。
[0048]參考圖3D，通過熱處理移除載體7。
[0049]參考圖3E，通過熱處理移除粘附層72。
[0050]參考圖3F，形成第一介電層40以覆蓋封裝體3并覆蓋第一裸片I的第一鈍化層12及第二裸片2的第二鈍化層22的部分。第一介電層40進一步鄰近于第一裸片I的第一鈍化層12的第四表面123及第二裸片2的第二鈍化層22的第五表面223。第一介電層40的第二表面401鄰近于封裝體3的第一表面31。第一介電層40的第三表面402的表面粗糙度小于封裝體3的第一表面31的表面粗糙度。
[0051]參考圖3G，提供第一重布線層50，其中第一重布線層50的一部分經布置以電連接至第一裸片I的第一接墊11及第二裸片2的第二接墊21，且第一重布線層50的其它部分經布置以電連接至孔隙19中的第一裸片I的第三接墊13及孔隙29中的第二接墊2的第四接墊23。電連接至第一裸片I的第一接墊11及第二裸片2的第二接墊21的第一重布線層50的部分附接至第一接墊11及第二接墊21，并橫跨鄰近于填充于第一裸片I與第二裸片2之間的封裝體3的第一鈍化層12及第二鈍化層22的部分延伸，且進一步橫跨置放于填充于第一裸片I與第二裸片2之間的封裝體3上方的第一介電層40的一部分延伸。
[0052]第一重布線層50的材料可為金屬、金屬合金或另一導電材料。
[0053]參考圖3H，可類似于或不同于第一介電層40的第二介電層41分別布置于第一介電層40、第一重布線層50以及第一及第二鈍化層12、22上。
[0054]參考圖31，第二重布線層51布置于第二介電層41上且附接至第一重布線層50。特定來說，第二重布線層51的部分堆棧于附接至第一裸片I的第二接墊13及第二裸片2的第四接墊23的第一重布線層50的部分上。第二重布線層51的材料可為金屬、金屬合金或另一導電材料。
[0055]參考圖3J，可類似于或不同于第一介電層40或第二介電層41的第三介電層42布置于第二介電層41及第二重布線層51上。
[0056]參考圖3K，第三重布線層52布置于第三介電層42上且附接至第二重布線層51。以此方式，第三重布線層52分別電連接至第一及第二重布線層50、51。特定來說，第三重布線層52的部分堆棧于第二重布線層51的部分上，第二重布線層的部分又堆棧于第一重布線層50的部分上。如圖3K中所展示，第三重布線層52電連接至孔隙19中的第三接墊13及孔隙29中的第四接墊23，且因此分別電連接至第一裸片I及第二裸片2。第三重布線層52的材料可為金屬、金屬合金或另一導電材料。
[0057]參考圖3L，可類似于或不同于第一介電層40、第二介電層41或第三介電層42的第四介電層43布置于第三介電層42及第三重布線層52上。球下金屬層61、62布置于第四介電層43上且附接至第三重布線層52，且因此分別電連接至第一、第二及第三重布線層50、51、52。另外，焊球81及82分別附接至兩個球下金屬層61、62。
[0058]圖4為例如圖1中所展示的半導體裝置100的仰視圖。
[0059]在圖4中所展示的實施例中，沿著第一裸片I的第一側壁15的長度LI約為10毫米(mm)、沿著第二裸片2的第二側壁25的長度L2約為20mm，且第一裸片I的第一側壁15與第二裸片2的第二側壁25之間的距離Dl約為ΙΟΟμπι。因此，LI與Dl的比及L2與Dl的比大于100。另夕卜，第一重布線層(亦即，重布線層50)可在第一裸片I與第二裸片2之間的窄區域(圖4中的部分B)中提供大于1000個連接。
[0060]圖5為包含根據本發明的一個實施例的半導體裝置的半導體封裝結構的橫截面圖。
[0061]圖5說明包括半導體裝置100及襯底9的半導體封裝結構110，其中半導體裝置100通過焊球81及82附接至襯底9。襯底9為封裝襯底，其可為(例如)金屬、陶瓷、玻璃強化環氧樹脂(例如，FR4)、聚酰亞胺、硅或雙順丁烯二酰亞胺/三嗪(BT)樹脂。
[0062]圖6為根據本發明的第二實施例的半導體裝置100’的橫截面圖。半導體裝置100’包括第一裸片I’、第二裸片2’、環繞第一裸片I’及第二裸片2’的封裝體3’、介電層40’、41’、42’、43’、重布線層50’、51 ’、52 ’、電連接至重布線層50 ’、51 ’、52’的球下金屬層61 ’、62’，及分別附接至球下金屬層61 ’、62 ’的焊球81 ’、82 ’。
[0063]第一裸片I’具有第一接墊11 ’及第三接墊13 ’，及布置于第一接墊11 ’及第三接墊13’上方的第一鈍化層12’。另外，第一鈍化層12’包含第一接墊11’及第三接墊13’分別經由其暴露的兩個孔隙17’、19’。同樣地，第二裸片2’具有第二接墊21’及第四接墊23’，及布置于第二接墊21 ’及第四接墊23 ’上方的第二鈍化層22 ’。另外，第二鈍化層22 ’包含第二接墊21’及第四接墊23’分別經由其暴露的兩個孔隙27’、29’。第一裸片I’包括第一側壁15’且第二裸片2 ’包括第二側壁25 ’。第一裸片I ’的第一側壁15 ’與第二裸片2 ’的第二側壁25 ’之間的距離約為ΙΟΟμπι或小于ΙΟΟμπι。舉例來說，第一裸片I’的第一側壁15’與第二裸片2’的第二側壁25 ’之間的距離可小于10041]1、小于9041]1、小于8041]1、小于7041]1、小于6041]1或小于5041]1。第一裸片I’及第二裸片2’可并不沿著相同水平面或平面置放。舉例來說，如圖6中所展示，第一裸片I’定位為高于第二裸片2’。另外，第一裸片I’及第二裸片2’可具有相同類型(亦即，相同集成電路設計)或替代地可具有不同類型(亦即，不同集成電路設計)。另外，第一裸片
I’及第二裸片2 ’可具有類似大小或不同大小。
[0064]封裝體3’經布置以環繞第一裸片I’及第二裸片2’以便圍封第一裸片I’及第二裸片2’的周邊邊緣。具體言的，如圖6中所展示，第一裸片I’與第二裸片2’之間的間隔填充有封裝體3 ’。封裝體3 ’具有第一表面31 ’。封裝體3 ’的材料包括包含環氧樹脂及S12填料的復合材料，且S12填料的大小通常介于自約ΙΟμπι至約ΙΟΟμπι的范圍內，因此第一表面31’不均勾且具有介于自約50]11]1至100111]1的范圍內的表面粗糙度值。
[0065]圖7為圖6中的部分“Α”的放大圖。如圖6及圖7中所展示，第一介電層40’布置于第一裸片I’、第二裸片2’及封裝體3’上方。如圖6中所展示，第一介電層40’覆蓋第一裸片I’的整個第一鈍化層12 ’、第二裸片2 ’的整個第二鈍化層22 ’及封裝體3 ’ ο第一介電層40 ’具有第二表面401’及第三表面402’，其中第三表面402’與第二表面401’對立。第三表面402’具有三個不同部分:布置于封裝體3’上方的第一部分402a’、布置于第一鈍化層12’上方的第二部分402b’，及布置于第二鈍化層22’上方的第三部分402c’。第一鈍化層12’具有第四表面123 ’且第二鈍化層22 ’具有第五表面223 ’。第一介電層40 ’的第二表面401 ’鄰近于封裝體3 ’的第一表面31’。第一介電層40’進一步鄰近于第一裸片I’的第一鈍化層12’的第四表面123 ’及第二裸片2 ’的第二鈍化層22 ’的第五表面223 ’。
[0066]如圖7中所展示，第一介電層40’的第三表面402 ’的第一部分402a ’與封裝體3 ’的第一表面31 ’之間的距離Hl ’大于第一介電層40 ’的第三表面402 ’的第二部分402b ’與第一鈍化層12’的第四表面123’之間的距離H2’。另外，距離ΗΓ大于第一介電層40’的第三表面402 ’的第三部分402c ’與第二鈍化層22 ’的第五表面223 ’之間的距離H3 ’。在一些實施例中，距離H2 ’及/或H3 ’至少為約5μπι或大于約5μπι，且Hl ’ -Η2 ’或Hl ’-Η3 ’的差不大于或小于約10μm。另外，如上文所提及，第一裸片I ’及第二裸片2 ’可不沿著相同水平面或平面置放；因此第一鈍化層12’的第四表面123’與封裝體3’的第一表面31’之間的距離H4’可不等于第二鈍化層22’的第五表面223’與封裝體3’的第一表面31’之間的距離H5’。如圖6中所展示，第一介電層40’延伸至孔隙17’、19’、27’、29’中，通過使用牽拉制程實現此情況。
[0067]第一介電層40’優選為并不包含S12填料的環氧樹脂基底或阻焊劑。由于介電層40 ’中缺失S12填料，介電層40 ’具有在約Ιμπι至約5μπι范圍內的表面粗糙度值。如將認識到，介電層40’的表面粗糙度值因此通常小于封裝體3’的表面粗糙度值。亦即，介電層40’比封裝體3 ’更平滑，借此避免第一重布線層50 ’當延伸于第一介電層40 ’的第一表面402 ’上時容易地分層或斷裂。
[0068]另外，第一介電層40’的熱膨脹系數為約65 X 10—6/°C，其大約等于封裝體3 ’的熱膨脹系數，因此將減少半導體裝置100 ’的翹曲。
[0069]第一重布線層50’置放于第一介電層40’、第一裸片I’及第二裸片2’上方，但并不接觸封裝體3’。優選地，第一重布線層50’具有約3μπι或小于3μπι的厚度。參考圖6，第一重布線層50’的一部分經布置以電連接至第一裸片I’的第一接墊11’及第二裸片2’的第二接墊21’。第一重布線層50’的部分附接至第一接墊11’及第二接墊21’，并橫跨置放于填充于第一裸片I’與第二裸片2’之間的封裝體3’上方的第一介電層40’的一部分而延伸。特定來說，電連接至第一裸片I’的第一接墊11 ’及第二裸片2 ’的第二接墊21 ’的第一重布線層50 ’的部分延伸于布置于填充于第一裸片I’與第二裸片2 ’之間的封裝體3 ’上方的第一介電層40 ’的第三表面402 ’上，而非延伸于填充于第一裸片I ’與第二裸片2 ’之間的封裝體3 ’的第一表面31’上。換句話說，第一重布線層50’的部分與封裝體3’間隔開。如上文所提及，歸因于第一介電層40 ’的材料特性，第一介電層40 ’的第三表面402 ’的表面粗糙度值小于封裝體3 ’的第一表面31 ’的表面粗糙度值。以此方式，第一重布線層50 ’當延伸于第一介電層40 ’的第三表面402 ’上時將不容易分層或斷裂。
[0070]第一重布線層50’的其它部分附接至孔隙19’中的第三接墊13’及孔隙29’中的第四接墊23’。
[0071]第二介電層41’布置于第一介電層40’及第一重布線層50’上。第二介電層41’的材料可類似于或不同于第一介電層40 ’的材料。
[0072]第二重布線層51’布置于第二介電層41’上并附接至第一重布線層50’，且因此電連接至第一重布線層50’。特定來說，第二重布線層51’的部分堆棧于附接至第一裸片I’的第二接墊13’及第二裸片2’的第四接墊23’的第一重布線層50’的部分上。第二重布線層51用作接地層。
[0073]第三介電層42’布置于第二介電層41’上。第三介電層42’的材料可類似于或不同于第一介電層40’或第二介電層41 ’的材料。
[0074]第三重布線層52’布置于第三介電層42’上并附接至第二重布線層51’，且因此分別電連接至第一重布線層50’及第二重布線層51’。特定來說，第三重布線層52’的部分堆棧于第二重布線層51’的部分上，第二重布線層的部分又堆棧于第一重布線層50’的部分上。如圖6中所展示，第三重布線層52’電連接至孔隙19’中的第三接墊13’及孔隙29’中的第四接墊23’，且因此分別電連接至第一裸片I’及第二裸片2’。
[0075]第四介電層43’布置于第三介電層42’上。第四介電層43’的材料可類似于或不同于第一介電層40’、第二介電層41’或第三介電層42’的材料。球下金屬層61’、62’布置于第四介電層43上并附接至第三重布線層52’，且因此分別電連接至第一、第二及第三重布線層50’、51’、52 ’。焊球81’及82’分別附接至凸塊金屬層61 ’、62’。
[0076]第一介電層40’完全覆蓋鈍化層12 ’及封裝體3 ’。如上文所陳述，距離Hl ’介于第一介電層40 ’的第三表面402 ’的第一部分402a ’與封裝體3 ’的第一表面31 ’之間；距離H2 ’介于第一介電層40 ’的第三表面402 ’的第一部分402b ’與第一鈍化層12 ’的第四表面123 ’之間；且距離H4’介于第一鈍化層12’的第四表面123’與封裝體3’的第一表面31’之間。距離H1’大于距離H4’，因此介電層40填滿鈍化層12’的第四表面123’與封裝體3’的第一表面31’之間的段差。距離H1’也大于距離H2’。
[0077]介電層40’的第三表面402’的平面度大于約90%，其中經由方程式100X [Ι-tl’/t2’](%)或100X[l-t3’/t4’](%)獲得第一介電層40’的平面度，其中tl’表示介電層40’的第三表面402 ’的第一部分402a ’與第二部分402b ’之間的距離;t2 ’表示第一鈍化層12 ’的第四表面123’與介電層40’的第二表面401’之間的距離；t3’表示介電層40’的第三表面402 ’的第一部分402a ’與第三部分402c ’之間的距離;且丨4 ’表示第二鈍化層22 ’的第五表面223’與介電層40’的第二表面401’之間的距離。如圖7中所展示，tl’小于t2’且t3’小于t4’。第一介電層40 ’的平面度值愈大，第一介電層40 ’的第三表面402 ’變化愈小。大體來說，第一介電層40 ’的第三表面402 ’的變化受第一介電層40 ’的第二表面401 ’的變化影響。然而，歸因于第一介電層40 ’的材料特性，第一介電層40 ’的第三表面402 ’的變化可不受第一介電層40 ’的第二表面401 ’的變化影響。第一介電層40 ’的材料特性的優勢為提供平滑表面以供第一重布線層50’在介電層40’上延伸;且因此可避免第一重布線層50’自鈍化層12’的第四表面123 ’與封裝體3 ’的第一表面31 ’之間的段差分層。
[0078]電連接至第一裸片I’及第二裸片2 ’的第一重布線層50 ’的部分附接至孔隙17 ’中的第一接墊11’，并橫跨第一鈍化層12’的第四表面123’及置放于封裝體3’上的第一介電層40’的第三表面402’延伸。如上文所提及，由于封裝體3’的材料含有不同大小的填料，因此第一表面31’不均勻且具有在約50nm至約10nm范圍內的表面粗糙度值。如果不存在第一介電層40’，則電連接至第一裸片I’及第二裸片2 ’的第一重布線層50 ’的部分將直接延伸于封裝體3’的第一表面31’上且將歸因于不均勻第一表面31’而容易地剝落及斷裂。相反地，在圖6及圖7的實施例中，第一介電層40’覆蓋封裝體3’的第一表面31’且提供具有在約Inm至約1nm范圍內的較低表面粗糙度值的更平滑第三表面402 ’。因此，延伸于第一介電層40 ’的第三表面402 ’上的第一重布線層50 ’的部分將不容易分層。
[0079]另外，如果并不存在第一介電層40’，則電連接至第一裸片I’及第二裸片2 ’的第一重布線層50’的部分將在段差處具有不當曲率且第一重布線層50’將更容易剝落及斷裂。相反地，在圖6及圖7的實施例中，覆蓋填充于第一裸片I’與第二裸片2’之間的封裝體3’的第一介電層40 ’的部分提供具有平緩斜率的側面。以此方式，電連接至第一裸片I’及第二裸片
2’的第一重布線層50 ’的部分將不具有不當曲率且將并不容易分層或斷裂。
[0080]圖8A至圖8L為展示制造半導體裝置100’的方法的橫截面圖。[0081 ]參考圖8A，提供載體7 ’且鄰近于載體7 ’的頂表面71 ’定位粘附層72 ’。
[0082]參考圖SB，鄰近于粘附層72’定位第一裸片I’及第二裸片2’。第一裸片I’的第一鈍化層12’及第二裸片2’的第二鈍化層22’面向粘附層72’。第一裸片I’的第一鈍化層12’具有兩個孔隙17’、19’，且第二裸片2’的第二鈍化層22’具有兩個孔隙27’、29’。因此，第一裸片I’的第一接墊11’及第三接墊13’以及第二裸片2’的第二接墊21’及第四接墊23’可部分暴露于孔隙17’、19’、27’、29’中。分別歸因于第一裸片I’及第二裸片2’的重量，其在定位于粘附層72’上時下沉至粘附層72’中。在圖SB中所展示的實施例中，第一裸片I’的重量大于第二裸片2’的重量，且因此第一裸片I’的位置低于第二裸片2’的位置。在其它實施例中，第一裸片I’的重量可相同于或大于第二裸片2 ’的重量，但第一裸片I’的位置可歸因于制程而低于第二裸片2’的位置。
[0083]參考圖SC，通過封裝體3’覆蓋第一裸片I ’及第二裸片2 ’ ；借此封裝體3 ’環繞第一裸片I’及第二裸片2’。
[0084]參考圖8D，通過熱處理移除載體7’。
[0085]參考圖8E，通過熱處理移除粘附層72’。
[0086]參考圖8F，形成第一介電層40’以覆蓋封裝體3’、第一裸片I’的整個第一鈍化層12 ’及第二裸片3 ’的整個第二鈍化22 ’。第一介電層40 ’的第二表面401 ’鄰近于第一裸片I ’的第一鈍化層12 ’的第四表面123 ’、第二裸片2 ’的第二鈍化層22 ’的第五表面223 ’及封裝體
3’的第一表面31’。另外，第一介電層40 ’的第三表面402 ’的表面粗糙度小于封裝體3 ’的第一表面31’的表面粗糙度。如圖8F中所展示，第一介電層40’延伸至孔隙17’、19’、27’、29’中。
[0087]參考圖SG，提供第一重布線層50’，其中第一重布線層50’的一部分經布置以電連接至第一裸片I’的第一接墊11’及第二裸片2’的第二接墊21’。第一重布線層50’的其它部分經布置以附接并電連接至第一裸片I’的第三接墊13’及第二接墊2’的第四接墊23’。電連接至第一裸片I’的第一接墊11 ’及第二裸片2 ’的第二接墊21 ’的第一重布線層50 ’的部分附接至第一接墊11’及第二接墊21’，并橫跨置放于填充于第一裸片I’與第二裸片2 ’之間的封裝體3 ’上方的第一介電層40 ’的一部分而延伸。
[0088]參考圖8H，可類似于或不同于第一介電層40’的第二介電層41’布置于第一介電層
40’及第一重布線層50’上。
[0089]參考圖81，第二重布線層51’布置于第二介電層41’上并附接至第一重布線層50’。特定來說，第二重布線層51’的部分堆棧于附接至第一裸片I’的第二接墊13’及第二裸片2’的第四接墊23 ’的第一重布線層50 ’的部分上。
[0090]參考8J，可類似于或不同于第一介電層40’或第二介電層41’的第三介電層42’布置于第二介電層41’上。
[0091 ]參考8K，第三重布線層52 ’布置于第三介電層42 ’上并附接至第二重布線層51 ’。以此方式，第三重布線層52’分別電連接至第一重布線層50’及第二重布線層51’。特定來說，第三重布線層52 ’的部分堆棧于第二重布線層51 ’的部分上，第二重布線層的部分又堆棧于第一重布線層50 ’的部分上。第三重布線層52 ’電連接至孔隙19 ’中的第三接墊13 ’及孔隙29’中的第四接墊23’，且因此電連接至第一裸片I’及第二裸片2’。
[0092]參考8L，可類似于或不同于第一介電層40’、第二介電層41’或第三介電層42’的第四介電層43’布置于第三介電層42’上。球下金屬層61’、62’布置于第四介電層43’上并附接至第三重布線層52’，且因此分別電連接至第一、第二及第三重布線層50’、51’、52’。另外，焊球81’及82’分別附接至球下金屬層61 ’、62’。
[0093]圖9為例如圖6中所展示的半導體裝置100’的半導體裝置100’的仰視圖。
[0094]在圖9的實施例中，沿著第一裸片I’的第一側壁15’的長度LI’約為10mm、沿著第二裸片2 ’的第二側壁25 ’的長度L2 ’約為20mm，且第一裸片I ’的第一側壁15 ’與第二裸片2 ’的第二側壁25’之間的距離D1’約為ΙΟΟμπι。因此，LI’與D1’的比或L2’與D1’的比大于100。另夕卜，第一重布線層50’可在第一裸片I’與第二裸片2’之間的窄區域(圖9中的部分B’)中提供大于1000個連接。
[0095]圖10為包含根據本發明的另一實施例的半導體裝置的半導體封裝結構的橫截面圖。
[0096]圖10展示包括半導體裝置100’及襯底9’的半導體封裝結構110’，其中半導體裝置100’通過焊球81’及82’附接至襯底9’。襯底9’為封裝襯底，其可為(例如)金屬、陶瓷、玻璃強化環氧樹脂(例如，FR4)、聚酰亞胺、硅或雙順丁烯二酰亞胺/三嗪(BT)樹脂。
[0097]雖然已參考其具體實施例描述本發明，但所屬領域的技術人員應理解，在不脫離如隨附權利要求書所定義的本發明的真實精神及范圍的情況下，可進行各種改變且可取代等效物。另外，可進行許多修改以使特定情形、材料、物質組成、方法或制程適應于本發明的目標、精神及范圍。所有所述修改均意圖處于此處隨附的權利要求書的范圍內。特定來說，雖然已參考按特定次序執行的特定操作描述本文中所揭示的方法，但將理解，在不脫離本發明的教示的情況下，可組合、再分，或重新排序這些操作以形成等效方法。因此，除非本文中具體指示，否則操作的次序及分組并非對本發明的限制。
【主權項】
1.一種半導體裝置，其包括: 第一裸片，其包括第一接墊及第一鈍化層； 第二裸片，其包括第二接墊及第二鈍化層，其中所述第一裸片具有第一側壁且所述第二裸片具有第二側壁； 封裝體，其環繞所述第一裸片及所述第二裸片且包括第一表面； 介電層，其覆蓋所述第一鈍化層的至少一部分及所述第二鈍化層的至少一部分，且進一步覆蓋所述第一裸片與所述第二裸片之間的所述封裝體，其中所述介電層包括: 第二表面，其鄰近于所述第一鈍化層、所述第二鈍化層及所述封裝體;及 第三表面，其與所述第二表面對立;及 重布線層，其電連接至所述第一接墊及所述第二接墊且置放于所述介電層的所述第三表面上方。2.根據權利要求1所述的半導體裝置，其中: 所述第一鈍化層具有鄰近于所述介電層的第四表面； 所述第二鈍化層具有鄰近于所述介電層的第五表面； 所述封裝體的所述第一表面鄰近于所述介電層的所述第二表面； 所述介電層的所述第三表面包括三個部分:布置于所述封裝體上方的第一部分、布置于所述第一鈍化層上方的第二部分及布置于所述第二鈍化層上方的第三部分； 所述介電層的所述第三表面的所述第一部分與所述封裝體的所述第一表面之間的第一距離大于所述介電層的所述第三表面的所述第二部分與所述第一鈍化層的所述第四表面之間的第二距離;且 所述第一距離大于所述介電層的所述第三表面的所述第三部分與所述第二鈍化層的所述第五表面之間的第三距離。3.根據權利要求2所述的半導體裝置，其中所述第一鈍化層的所述第四表面與所述封裝體的所述第一表面之間的第四距離不等于所述第二鈍化層的所述第五表面與所述封裝體的所述第一表面之間的第五距離。4.根據權利要求2所述的半導體裝置，其中所述封裝體的所述第一表面的第一粗糙度大于所述介電層的所述第三表面的第二粗糙度。5.根據權利要求2所述的半導體裝置，其中所述第一鈍化層的所述第四表面與所述介電層的側表面之間的角度大于90度，且其中所述介電層的所述側表面形成于所述介電層的所述第二表面與所述第三表面之間。6.根據權利要求2所述的半導體裝置，其中所述介電層的所述第三表面的所述第一部分與所述第二部分之間的距離小于所述第一鈍化層的所述第四表面與所述介電層的所述第二表面之間的距離，或其中所述介電層的所述第三表面的所述第一部分與所述第三部分之間的距離小于所述第二鈍化層的所述第五表面與所述介電層的所述第二表面之間的距離。7.根據權利要求2所述的半導體裝置，其中所述介電層的所述第三表面的平面度大于90%，且所述介電層的所述第三表面的所述平面度等于100X [l-tl/t2](%)或100X [1-t3/t4](%)，其中 tl表示所述介電層的所述第三表面的所述第一部分與所述第二部分之間的距離； t2表示所述第一鈍化層的所述第四表面與所述介電層的所述第二表面之間的距離； t3表示所述介電層的所述第三表面的所述第一部分與所述第三部分之間的距離;且 t4表示所述第二鈍化層的所述第五表面與所述介電層的所述第二表面之間的距離。8.根據權利要求1所述的半導體裝置，其中所述介電層的熱膨脹系數大約等于所述封裝體的熱膨脹系數。9.根據權利要求1所述的半導體裝置，其中所述第一裸片的所述第一側壁與所述第二裸片的所述第二側壁之間的距離為ΙΟΟμπι或小于ΙΟΟμπι。10.根據權利要求1所述的半導體裝置，其中沿著所述第一裸片的所述第一側壁的長度為LI，沿著所述第二裸片的所述第二側壁的長度為L2，且所述第一裸片的所述第一側壁與所述第二裸片的所述第二側壁之間的距離為Dl，且L1/D1及L2/D1中的至少一者大于100。11.根據權利要求1所述的半導體裝置，其中所述介電層覆蓋所述整個第一鈍化層及所述整個第二鈍化層及所述第一裸片與所述第二裸片之間的所述封裝體。12.—種半導體封裝，其包括 襯底，及 半導體裝置，其安裝于所述襯底上，其中所述半導體裝置包括: 第一裸片，其包括第一接墊及第一鈍化層； 第二裸片，其包括第二接墊及第二鈍化層，其中所述第一裸片具有第一側壁且所述第二裸片具有第二側壁； 封裝體，其環繞所述第一裸片及所述第二裸片且包括第一表面;及重布線層，其電連接至所述第一接墊及所述第二接墊且包括延伸于所述第一裸片的所述第一側壁與所述第二裸片的所述第二側壁之間的部分，所述重布線層的所述部分與所述封裝體間隔開。13.根據權利要求12所述的半導體封裝，所述半導體裝置進一步包括: 介電層，其覆蓋所述第一鈍化層的至少一部分及所述第二鈍化層的至少一部分，且進一步覆蓋所述第一裸片與所述第二裸片之間的所述封裝體，其中所述介電層包括: 第二表面，其鄰近于所述第一鈍化層、所述第二鈍化層及所述封裝體;及 第三表面，其與所述第一表面對立。14.根據權利要求13所述的半導體封裝，其中: 所述第一鈍化層具有鄰近于所述介電層的所述第二表面的第四表面； 所述第二鈍化層具有鄰近于所述介電層的所述第二表面的第五表面； 所述封裝體的所述第一表面鄰近于所述介電層的所述第二表面； 所述介電層的所述第三表面具有三個部分:布置于所述封裝體上方的第一部分、布置于所述第一鈍化層上方的第二部分及布置于所述第二鈍化層上方的第三部分； 所述介電層的所述第三表面的所述第一部分與所述封裝體的所述第一表面之間的第一距離大于所述介電層的所述第三表面的所述第二部分與所述第一鈍化層的所述第四表面之間的第二距離;且 所述第一距離進一步大于所述介電層的所述第三表面的所述第三部分與所述第二鈍化層的所述第五表面之間的第三距離。15.根據權利要求14所述的半導體封裝，其中所述第一鈍化層的所述第四表面與所述封裝體的所述第一表面之間的第四距離不等于所述第二鈍化層的所述第五表面與所述封裝體的所述第一表面之間的第五距離。16.根據權利要求14所述的半導體封裝，其中所述介電層的所述第三表面的所述第一部分與所述第二部分之間的距離小于所述第一鈍化層的所述第四表面與所述介電層的所述第二表面之間的距離，或其中所述介電層的所述第三表面的所述第一部分與所述第三部分之間的距離小于所述第二鈍化層的所述第五表面與所述介電層的所述第二表面之間的距離。17.根據權利要求14所述的半導體封裝，其中所述介電層的所述第三表面的平面度大于90%，且所述介電層的所述第二表面的所述平面度等于100 X [l-tl/t2] ( % )或100 X [1-t3/t4](%)，其中 tl表示所述介電層的所述第三表面的所述第一部分與所述第二部分之間的距離； t2表示所述第一鈍化層的所述第四表面與所述介電層的所述第二表面之間的距離； t3表示所述介電層的所述第三表面的所述第一部分與所述第三部分之間的距離;且 t4表示所述第二鈍化層的所述第五表面與所述介電層的所述第二表面之間的距離。18.根據權利要求13所述的半導體封裝，其中所述封裝體的所述第一表面的第一粗糙度大于所述介電層的所述第三表面的第二粗糙度。19.根據權利要求14所述的半導體封裝，其中所述第一鈍化層的所述第四表面與所述介電層的側表面之間的角度大于90度，且其中所述介電層的所述側表面形成于所述介電層的所述第二表面與所述第三表面之間。20.根據權利要求13所述的半導體封裝，其中所述介電層覆蓋所述整個第一鈍化層及所述整個第二鈍化層及所述第一裸片與所述第二裸片之間的所述封裝體。
【文檔編號】H01L23/31GK105826281SQ201511007865
【公開日】2016年8月3日
【申請日】2015年12月29日
【發明人】蔡崇宣, 謝爵安
【申請人】日月光半導體制造股份有限公司