半導體器件的形成方法
【專利摘要】本發明提供一種半導體器件的形成方法，包括：在半導體襯底上形成功函數層后，在所述功函數層上形成緩沖層，之后向覆蓋有所述緩沖層的功函數層摻雜離子。在向所述功函數摻雜離子的過程中，所述緩沖層可阻擋所述離子，以減小摻雜入所述功函數層內的離子的量，以調節所述功函數層的功函數；而且通過調整所述緩沖層的材料，以及厚度的方式可調節所述緩沖層阻擋的離子的量，從而調節摻雜入所述功函數層內的離子的量，以調節所述功函數層的功函數，進而調節后續形成的半導體器件的閾值電壓。相比于現有技術，上述技術方案可簡化功函數層的功函數的調整工藝，進而可簡化制備具有不同閾值電壓的半導體器件工藝。
【專利說明】
半導體器件的形成方法
技術領域
[0001] 本發明設及半導體制造領域技術，特別設及一種半導體器件的形成方法。
【背景技術】
[0002] 隨著集成電路制造技術的發展，集成電路的集成度不斷增加，集成電路的特征尺 寸也不斷減小。且隨著半導體器件向高密度和小尺寸發展，金屬氧化物半導體器件（Metal Oxide Semicon化ctor，MO巧成為集成電路中的主要驅動力，MOS晶體管的性能直接影響集 成電路整體性能，而在MOS結構的各項參數內，闊值電壓（Vt)是MOS晶體管的重要控制參 數。
[0003] 此外，為了進一步提高集成電路整體忍能，提高集成電路混合信號應用靈活性，現 有集成電路中多數包含多個具有不同闊值電壓的獨立半導體器件，從而實現集成電路獲得 多重闊值電壓。
[0004] 在現有制備的具有不同闊值電壓的多個半導體器件的制備過程中，往往通過對各 個半導體器件的柵氧化層、溝道區域、阱區域、源極W及漏極進行不同類型、能量W及劑量 的離子滲雜的方式，抑或是在各半導體器件內形成不同厚度的功函數層的方式W調整各個 半導體器件的闊值電壓。
[0005] 然而隨著半導體器件尺寸減小，離子注入的方式對于離子注入的能量、劑量等精 確度要求的要求越發嚴格，工藝難度較高，該種通過離子注入W改變半導體器件功函數的 方法可能會降低柵極電子遷移率，進而降低半導體器件性能；
[0006] 而對于在不同的半導體器件內形成不同厚度功函數層W調整半導體器件功函數 的方法中，參考圖1，如在半導體襯底10上需要形成=個區域，低闊值區域I，標準闊值區域 II和高闊值區域III，首先需要在介質層20形成第一功函數層21，之后低闊值區域I上形 成第一掩模22,保留低闊值區域I上的第一功函數層21，去除其余區域的第一功函數層21 ; 接著參考圖2,去除所述第一掩模22后，在剩余的第一功函數層21 W及標準闊值區域II和 高闊值區域III的半導體襯底10表面形成第二功函數層23,之后W第二掩模24覆蓋剩余 的第一功函數層21 W及標準闊值區域II，W保留第二掩模24覆蓋的第二功函數層23,去 除其余部分的第二功函數層；再參考圖3,在高闊值區域III和第二功函數層23上形成第 =功函數層25。最終，形成的半導體器件中，低闊值區域I，標準闊值區域II和高闊值區域 III上方覆蓋的功函數層厚度依次減小，通過增大功函數層厚度，W降低后續形成與各區域 上的半導體器件的闊值電壓，從而使用過程中，后續形成與低闊值區域I，標準闊值區域II 和高闊值區域III內的半導體器件的闊值電壓依次增大。但該工藝需要反復形成掩模層W 及不同的功函數層，并進行相應的去除工藝，工藝程序復雜。
[0007] 為此，如何進一步改進技術方案，從而簡化具有不同闊值電壓的半導體器件的制 備工序是本領域技術人員亟需解決的問題。
【發明內容】
[0008] 本發明解決的問題是提供一種半導體器件的形成方法，從而簡化具有不同闊值電 壓的半導體器件的制備工序。
[0009] 為解決上述問題，本發明提供一種半導體器件的形成方法，包括：
[0010] 提供半導體襯底；
[0011] 在所述半導體襯底上形成功函數層；
[0012] 在所述功函數層上形成緩沖層；
[0013] 向覆蓋有所述緩沖層的功函數層滲雜離子，在滲雜離子的過程中所述緩沖層用于 阻擋所述離子，W調節所述功函數層的功函數。
[0014] 可選地，所述半導體襯底包括第一區域和第二區域，所述第一區域用于形成第一 晶體管，所述第二區域用于形成第二晶體管，在所述第一區域和第二區域內分別形成有第 一柵極凹槽和第二柵極凹槽；
[0015] 形成功函數層的步驟包括：在所述第一柵極凹槽W及第二柵極凹槽的側壁和底面 覆蓋功函數層；
[0016] 在形成所述功函數層后，形成所述緩沖層前，所述形成方法還包括：在所述第一區 域上覆蓋第一掩模，W所述第一掩模為掩模進行第一離子滲雜，向所述第二區域的功函數 層內滲雜第一離子，W增大所述第二區域內的功函數層的功函數；
[0017] 在所述功函數層上形成緩沖層的步驟包括：去除所述第一掩模，在所述第一柵極 凹槽內的功函數層和第二柵極凹槽內的功函數層上形成緩沖層；
[0018] 向覆蓋有所述緩沖層的功函數層滲雜離子的步驟包括：進行第二離子滲雜，向在 所述第一柵極凹槽和第二柵極凹槽內的功函數層內滲雜第二離子，W增大所述第一區域和 第二區域內的功函數層的功函數，所述緩沖層用于阻擋所述第二離子，W調節所述功函數 層的功函數。
[0019] 可選地，所述半導體襯底還包括第=區域，所述第=區域用于形成第=晶體管；所 述第=區域內形成有第=柵極凹槽；
[0020] 所述功函數層還覆蓋所述第=柵極凹槽的側壁和底面；
[0021] 在所述第一區域覆蓋第一掩模的步驟還包括：所述第一掩模還覆蓋所述第=區 域；
[0022] 在形成所述緩沖層后，在進行第二離子滲雜前，所述形成方法還包括：
[0023] 在所述第=區域上形成第二掩模，W用于在第二離子滲雜過程中，阻擋所述第二 離子進入所述第=區域的功函數層內。
[0024] 可選地，所述第一掩模和第二掩模的材料為多晶娃或是DUO。
[00巧]可選地，所述第一離子和第二離子為棚離子、娃離子和氣離子中的一種或多種。 [00%] 可選地，所述第一離子滲雜的工藝和第二離子滲雜的工藝相同。
[0027] 可選地，所述第一離子滲雜和第二離子滲雜的方法為離子注入。
[0028] 可選地，所述離子注入的參數包括：離子注入的能量為0. 5~2. OKeV,劑量為 1. OX 1〇14~1. OX 10 "atom/cm2。
[0029] 可選地，所述離子注入工藝中采用的反應氣體為娃源氣體、氣源氣體或是棚源氣 體中的一種或多種。
[0030] 可選地，所述娃源氣為SiH4。
[0031] 可選地，所述棚源氣體為6&。
[0032] 可選地，所述反應氣體流量為30~lOOOsccm，控制溫度為25~500°C，功率為 50 ~1000W，氣壓為 2 ~Smtorr。 陽033] 可選地，所述第一晶體管和第二晶體管均為NM0S。
[0034] 可選地，在完成所述第二離子滲雜后，所述形成方法還包括在所述第一柵極凹槽 和第二柵極凹槽內填充柵極材料，W分別形成第一晶體管和第二晶體管。
[0035] 可選地，所述緩沖層的材料為氮化鐵、碳化粗、粗、氮化粗或侶粗化合物。
[0036] 可選地，所述緩沖層的厚度為5~1OOA。
[0037] 可選地，所述功函數層的材料為碳化粗、鐵、侶或是鐵侶化合物。
[0038] 與現有技術相比，本發明的技術方案具有W下優點：
[0039] 在半導體襯底上形成功函數層后，在所述功函數層上形成緩沖層，之后向覆蓋有 所述緩沖層的功函數層滲雜離子。在向所述功函數層內滲雜離子的過程中，所述緩沖層可 阻擋所述離子，W減小滲雜入所述功函數層內的離子的量，W調節所述功函數層的功函數； 而且通過調整所述緩沖層的材料，W及厚度的方式可調節所述緩沖層阻擋的離子的量，從 而調節滲雜入所述功函數層內的離子的量，W調節所述功函數層的功函數，進而調節后續 形成的半導體器件的闊值電壓。相比于現有技術，上述技術方案可簡化功函數層功函數的 調整工藝，進而簡化制備具有不同闊值電壓的半導體器件的工藝。
[0040] 可選方案中，分別在半導體襯底內第一區域中的第一柵極凹槽和第二區域中的第 二柵極凹槽的底部和側壁形成功函數層后，在所述第一區域上覆蓋第一掩模，之后W第一 掩模為掩模向第二柵極凹槽的功函數層內注入第一離子，W增大第二柵極凹槽內的功函數 層的功函數；之后去除所述第一掩模后，在第一區域和第二區域上形成緩沖層，并向所述第 一區域和第二區域內的功函數層內注入第二離子，所述緩沖層可阻擋部分的第二離子進入 所述功函數層內，從而調節進入所述功函數層內的第二離子的量，W進一步調節所述第一 柵極凹槽和第二柵極凹槽內的功函數層的功函數。上述技術方案中，W所述緩沖層阻擋進 入功函數層內的離子，從而調節不同區域的功函數層的功函數，進而調節后續形成于不同 區域內的半導體器件的闊值電壓。相比于現有通過調節注入離子的能量、劑量，W及調節 不同區域的功函數層的厚度，W調節后續形成于不同區域內的半導體器件的闊值電壓的方 法，本發明可高效而便捷地完成半導體襯底內的不同區域的功函數層的功函數調節，從而 簡化在不同區域內形成具有不同闊值電壓的半導體器件的工藝。
【附圖說明】
[0041] 圖1~3為現有的調節半導體襯底不同區域的功函數的方法的結構示意圖；
[0042] 圖4至圖10為本發明一實施例半導體器件的形成方法中，不同步驟的半導體器件 的結構示意圖。
【具體實施方式】
[0043] 由【背景技術】可知，在現有的形有具有不同闊值電壓的半導體器件的技術方案中， 往往通過調節注入半導體器件內的離子的量，W調整各個半導體器件的闊值電壓；或是通 過調整不同的半導體器件內的功函數層厚度，W調整后續形成的各半導體器件的闊值電 壓。
[0044] 但隨著半導體器件的發展，半導體器件的尺寸不斷減小，對于調整半導體器件內 的離子量的精確性越發嚴格，工藝難度高；而通過改變不同半導體器件的功函數層厚度的 方法工序復雜，難度大。
[0045] 為此，本發明提供了一種半導體器件的形成方法，在從而簡化具有不同闊值電壓 的半導體器件的制備工序。
[0046] 所述半導體器件的形成方法包括：提供半導體襯底；在所述半導體襯底上形成功 函數層后，在所述功函數層上形成緩沖層；并向覆蓋有所述緩沖層的功函數層滲雜離子， 在滲雜離子的過程中所述緩沖層用于阻擋離子進入功函數層，W調節所述功函數層的功函 數，進而調節后續形成的半導體器件的功函數。
[0047] 上述技術方案中，可W在離子滲雜工藝和功函數層厚度一定條件下（即，在不調 整離子滲雜工藝，W及功函數層厚度的條件下），在所述功函數層上形成緩沖層，并通過調 節所述緩沖層的厚度W及材料等方式，W調節緩沖層阻擋的離子的量，進而調節進入覆蓋 有所述緩沖層的功函數層中滲雜離子的量，達到調節功函數層的功函數的目的。相比于現 有的僅通過調節功函數層的厚度，或是通過調節離子滲雜工藝條件W調整功函數層的功函 數的方式，本發明可有效簡化功函數層的功函數調整工藝，進而簡化制備具有不同闊值電 壓的半導體器件工藝。
[0048] 為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明 的具體實施例做詳細的說明。
[0049] 圖4至圖10為本發明一實施例提供的半導體器件的形成過程中，各步驟中的半導 體器件的結構示意圖。
[0050] 先參考圖4,本實施例半導體器件的形成方法，包括：
[0051] 提供半導體襯底100。
[0052] 本實施例中，所述半導體襯底100為娃襯底。
[0053] 所述半導體襯底100材料可W為單晶娃、多晶娃、非晶娃或絕緣體上的娃中的一 種，而且，除本實施例外的其他實施例中，所述半導體襯底100也可W為錯半導體襯底W及 錯娃半導體襯底等其他材材料的半導體襯底，本發明對所述半導體襯底100的材料W及結 構不做限定。
[0054] 本實施例中，所述半導體襯底100包括第一區域I，第二區域II和第=區域II，所 述第=區域III為用于形成低闊值器件的低闊值區域、第一區域I為用于形成標準闊值器 件的標準闊值區域、第二區域II為用于形成高闊值器件的高闊值區域。 陽化5] 可選地，在所述半導體襯底100內形成有淺溝槽隔離結構（STI)(圖中未標號）等 隔離結構，W隔離第一區域I、第二區域II和第=區域III，防止不同半導體器件之間電學 連接。
[0056] 繼續參考圖4,在所述半導體襯底100上形成介質層110,后續在所述介質層110 上形成功函數層。
[0057] 本實施例中，在介質層110內，位于所述第一區域I、第二區域II和第S區域III 分別形成有第一柵極凹槽111、第二柵極凹槽112和第=柵極凹槽113,后續所述第=柵極 凹槽113用于形成低闊值器件對應的第一晶體管，所述第一柵極凹槽111用于形成標準闊 值器件對應的第二晶體管，所述第二柵極凹槽112用于形成高闊值器件的第二晶體管。
[0058] 可選地，所述第一晶體管、第二晶體管和第=晶體管均為NM0S。
[0059] 本實施例中，在第一柵極凹槽111、第二柵極凹槽112和第=柵極凹槽113側壁上 還均形成有側墻120。各個柵極凹槽和側墻120的形成工藝為本領域成熟工藝，在此不再寶 述。
[0060] 結合參考圖5,本實施例中，在所述半導體襯底100上形成所述介質層110后，形成 功函數層之前，先在所述介質層110上依次形成高K介質層131、柵氧化層132和擴散阻擋 層 133。
[0061] 所述高K介質層131、柵介質層132和擴散阻擋層133依次覆蓋在所述介質層110 內的第一柵極凹槽111、第二柵極凹槽112和第=柵極凹槽113側壁和底部，W及所述介質 層110的表面。
[0062] 所述高 K 介質層 131 的材料包括 LaO、A10、BaZrO、HfZrO、HfZrON、冊LaO、HfSiO、 HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、度a, Sr)Ti〇3、AI2O3或 Si 3N4;形成方法包括物理氣相 沉積、化學氣相沉積或是原子層沉積。 陽06引可選地，所述高K介質層131的厚度為10~30A。
[0064]所述柵介質層 132 的材料包括 La2〇3、AL2O3、6曰2〇3、In2〇3、M0O、Pt、Ru、hCNCK Ir、 化C、MoN、WN或TixNi X I)，形成方法包括物理氣相沉積、化學氣相沉積或是原子層沉積。 W65] 可選地，所述柵介質層132的厚度為5~20A。
[0066] 所述擴散阻擋層133的材料包括TaN、化或TaAl,形成方法包括物理氣相沉積、化 學氣相沉積或是原子層沉積。
[0067] 可選地，所述擴散阻擋層133的厚度為5~20A,
[0068] 本實施例中，所述高K介質層131和柵介質層132可有效提高后續填充于各柵極 凹槽內的柵極材料與半導體襯底之間的電隔離效果，所述擴散阻擋層133可有效抑制后續 填充于各柵極凹槽內的柵極材料向介質層內擴散，從而提高后續形成的各柵極的性能。 W例本發明中對所述高K介質層131、柵介質層132和擴散阻擋層133的材料、形成方 法W及厚度等結構不做限定；此外，本實施例外的其他實施例中，可W不形成所述高K介質 層131、柵介質層132和擴散阻擋層133,或是選擇性地形成所述高K介質層131、柵介質層 132和擴散阻擋層133中的一層或多層。上述高K介質層131、柵介質層132和擴散阻擋層 133并不影響本發明的目的實現。
[0070] 繼續參考圖5,在所述擴散阻擋層133上形成功函數層140,所述功函數層140覆 蓋第一柵極凹槽111、第二柵極凹槽112和第=柵極凹槽113的側壁和底面，所述功函數層 140用于調成后續形成于各個區域中的各半導體器件的闊值電壓。
[0071] 本實施例中，后續形成的各晶體管為NM0S，所述功函數層140的材料為碳化粗 燈aC)、鐵燈i)、侶（Al)或是鐵侶化合物燈ixAli X) (X《1)。
[0072] 可選地，本實施例中，所述功函數層140的厚度為1:0~80 A。
[0073] 接著結合參考圖6,在所述第一區域I和第=區域III上形成第一掩模160,之后， 并W所述第一掩模160為掩模，進行第一離子滲雜，向所述第二區域II的功函數層140內 滲雜第一離子，從而增加所述第二區域II的功函數層140的功函數，形成滲雜有第一離子 的功函數層141。 W74] 本實施例中，所述第一掩模160的材料為深紫外線吸收氧化層值UV Li曲t Absorbing Oxide, DUO)。
[0075] 除本實施例外的其他實施例中，所述第一掩模160還可W是無定形多晶娃 (amo;rphous poly)或無定形碳（amo;rphous carbon)。在后續DU0,無定形多晶娃W及無定 形碳較為容易去除過程中，不易在所述第一柵極凹槽111，第二柵極凹槽112和第=柵極凹 槽113內形成殘留。從而提高后續形成的各半導體器件的性能。
[0076] 所述第一掩模160的形成工藝包括：先在所述半導體襯底100上形成第一掩模材 料層，之后在所述第一掩模材料層上形成光刻膠層，并經曝光顯影工藝后，在所述第一掩模 材料層上形成光刻膠掩模161，之后再W所述光刻膠掩模161刻蝕所述第一掩模材料層，形 成所述第一掩模160。
[0077] 可選地，所述第一掩模材料層的厚度大于所述第一柵極凹槽111、第二柵極凹槽 112和第=柵極凹槽113的深度，從而避免刻蝕所述第二柵極凹槽112內的第一掩模材料層 過程中，光刻膠掩模161被消耗后，造成位于第一區域I和第=區域III上的第一掩模材料 層受到過多消耗，后續無法很好地起阻擋第一離子進入所述第一區域I和第=區域III內 的功函數層中的作用。
[0078] 本實施例中，所述第一離子包括棚度）離子、娃離子（Si)和氣（巧離子中的一種 或多種，用W提高滲雜有第一離子的功函數層141的功函數。
[0079] 可選地，所述第一離子滲雜的方法為等離子體滲雜。
[0080] 等離子體離子注入的參數包括：等離子體注入的能量為0. 5~2. OKeV,劑量為 1. 0 X 1〇14~1. 0 X 10 "atom/cm2。
[0081] 所述第一離子滲雜的工藝具體包括：向等離子體發生裝置內通入反應氣體，W形 成等離子體；之后將所述等離子體注入未覆蓋有第一掩模160的功函數層中。
[0082] 所述反應氣體為娃源氣體、氣源氣體或是棚源氣體中的一種或多種。
[0083] 可選地，所述娃源氣體為SiH4,所述棚源氣體為BH2。
[0084] 所述等離子體滲雜的參數具體包括：控制反應氣體流量為30~lOOOsccm，控制溫 度為25~500°C，功率為50~1000W，氣壓為2~5mtorr。
[00化]在第一離子滲雜工藝中，等離子體滲雜工藝的氣體流量、功率和氣壓，W及離子滲 雜采用的能量和劑量根據所述功函數層所需提升的功函數數值確定，本發明對上述第一離 子滲雜工藝的工藝不做限定。
[0086] 接著參考圖7,在所述第二區域II上形成滲雜有第一離子的功函數層141后，去除 所述第一掩模160 ;并在所述半導體襯底100上形成緩沖層150,所述緩沖層150覆蓋在所 述功函數層140 (包括已滲雜第一離子的功函數層141和未滲雜第一離子的功函數層）上。
[0087] 本實施例中，第一掩模160的材料為DU0,可采用W氨氧化烷基錠等試劑為濕法刻 蝕劑的濕法刻蝕工藝高效地去除所述第一掩模160,同時減小半導體器件其余部分損傷。去 除DUO的工藝為本領域成熟技術，在此不再寶述。 陽0蝴本實施例中，所述緩沖層150的材料氮化鐵燈iA X，X《1)、碳化粗燈aC)、粗 燈曰)、氮化粗燈曰腳或侶粗化合物燈aAl)。
[0089] 所述緩沖層150的形成方法包括化學氣相沉積和物理氣相沉積。
[0090] 后續向繼續向所述功函數層140內滲雜第二離子，W進一步調整所述功函數層的 功函數時，所述緩沖層150可阻擋第二離子進入所述功函數層，用W調整進入所述功函數 層內的第二離子的量，進而調整滲雜有第二離子的功函數層的功函數。
[0091] 通過調節所述緩沖層150厚度，可有效調整進入所述功函數層內的第二離子的 量，進而調整所述功函數層的功函數。但若所述緩沖層150厚度過大，致使滲雜入所述功函 數層內的第二離子量過小；若緩沖層150厚度過小，致使滲雜入所述功函數層內的第二離 子量過大。
[0092] 本實施例中，所述緩沖層150的厚度為5~IOOA。
[0093] 所述緩沖層150的材料和厚度均根據需要進行調整，本發明對所述緩沖層的材料 W及厚度不做具體限定。
[0094] 之后參考圖8,在所述半導體襯底100的第S區域III上形成第二掩模162。
[00巧]本實施例中，所述第二掩模162的材料包括無定形多晶娃、無定形碳或DUO。形成 方法包括：先在所述半導體襯底100上形成第二掩模材料層，之后在所述第二掩模材料層 上形成光刻膠掩模163,并W所述光刻膠掩模163為掩模刻蝕所述第二掩模材料層，形成所 述第二掩模162。
[0096] 可選地，所述第二掩模材料層的厚度大于或等于所述第一柵極凹槽111、第二柵極 凹槽112和第=柵極凹槽113的深度，從而避免刻蝕所述第一區域I的柵極凹槽和第二區 域II上的柵極凹槽內的第二掩模材料層過程中，所述光刻膠掩模163被消耗后，造成位于 第=區域III上的第二掩模材料層受到過多消耗，后續無法很好地起阻擋離子進入所述第 S區域III上的功函數層中的作用。
[0097] 所述第二掩模162的形成方法與所述第一掩模160的形成方法相似，在此不再寶 述。
[0098] 繼續參考圖8, W所述第二掩模162為掩模，進行第二離子滲雜，向所述第一區域I 和第二區域II內的功函數層140 (包括已滲雜有第一離子的功函數層141)滲雜第二離子， 進一步提高第一區域I和第二區域II內的功函數層的功函數，從而提高后續形成的第一晶 體管和第二晶體管的闊值電壓。所述第二掩模162用W阻止第二離子滲雜過程中，所述第 二離子進入所述第=區域III的所述功函數層內。
[0099] 本實施例中，所述第二離子包括棚度）離子、娃離子（Si)和氣（巧離子中的一種 或多種。 陽100] 本實施例中，所述第二離子滲雜的方法為等離子體滲雜。 陽101] 可選地，采用等離子體滲雜工藝進行所述第二離子滲雜的工藝的具體條件包括： 調節等離子體注入的能量為0. 5~2. OKeV,劑量為1. 0 X 1〇14~1. 0 X 10 "atom/cm2。 陽102] 可選地，采用等離子滲雜的工藝具體包括：向等離子體發生裝置內通入反應氣體， W形成等離子體；之后將所述等離子體注入未覆蓋有第二掩模162的緩沖層150和功函數 層中。 陽103] 所述反應氣體為娃源氣體、氣源氣體或是棚源氣體中的一種或多種。 陽104] 可選地，所述娃源氣體為SiH4,所述棚源氣體為BH2。 陽1化]所述等離子體滲雜的參數具體包括：控制反應氣體流量為30~lOOOsccm，控制溫 度為25~500°C，功率為50~lOOOW，氣壓為2~5mtorr。 陽106] 在所述第二離子滲雜的過程中，所述緩沖層150阻擋部分第二離子，而部分離子 穿過所述緩沖層150進入所述功函數層140內，W提高所述功函數層140的功函數數值。 陽107] 增加所述緩沖層厚度，可降低進入所述功函數層內的離子量，從而降低后續形成 的半導體器件的闊值電壓。本實施例中，每增加 IO A的緩沖層150,可阻擋足量的離子，進 而可降低半導體器件50~60mV的闊值電壓。
[0108] 在完成所述第二離子滲雜后，在之前已滲雜有第一離子的功函數層141內又滲雜 了第二離子，進一步提高了所述第二區域II上的功函數層的功函數，形成滲雜有第一離子 和第二離子的功函數層142;在所述第一區域I上的功函數層內滲雜了第二離子，形成了滲 雜有第二離子的功函數層143,提高了第一區域I上的功函數層143的功函數數值。
[0109] 經上述第一離子滲雜工藝和第二離子滲雜工藝后，使所述第二區域II上的功函 數層的功函數大于所述第一區域I上的功函數層的功函數；所述第一區域I上的功函數層 的功函數大于所述第=區域III上的功函數層的功函數，進而使得后續形成于所述第=區 域III、第一區域I和第二區域II上的半導體器件的闊值電壓依次增大，即可獲得=個具有 不同闊值電壓的半導體器件。
[0110] 本實施例中，所述第一離子滲雜和第二離子滲雜相同，即所述第一離子和第二離 子的相同，且所述第一離子滲雜的條件和第二離子滲雜的條件相同。通過所述緩沖層150 調節進入所述功函數層內的第二離子的量，從而調節位于第一區域I的功函數層和位于第 二區域II的功函數層的功函數。相比于現有工藝，通過調節半導體襯底中不同區域內滲雜 離子條件，或是調節半導體襯底100不同區域上的功函數層的厚度，W調節半導體襯底100 不同區域的半導體器件的闊值電壓，本發明提供的技術方案可有效簡化在半導體襯底的不 同區域形成具有不同闊值電壓的半導體器件的工序，提高效率。 陽111] 在除本實施例外的其他實施例中，所述第一離子滲雜和第二離子滲雜的也可不 同，通過所述第一離子滲雜和第二滲雜差異，W及緩沖層的對于第二離子的阻擋的共同作 用，W調節不同區域內的功函數層的功函數。
[0112] 完成所述第一區域I和第二區域II的功函數層內功函數調整后，參考圖9,在所述 半導體襯底100上形成柵極材料170,所述柵極材料170填充滿所述第一柵極凹槽、第二柵 極凹槽和第=柵極凹槽。
[0113] 所述柵極材料170包括W、A1、Co-Al或化等各類本領域用于形成金屬柵極的材 料。本發明對所述柵極材料170不做限定。
[0114] 再結合參考圖10,采用化學機械研磨等平坦化工藝，去除所述介質層110上的柵 極材料，使得所述第一柵極凹槽、第二柵極凹槽和第=柵極凹槽內的柵極材料表面與所述 介質層110表面齊平，從而形成第一晶體管181、第二晶體管182和第=晶體管183。
[0115] 因為所述第一晶體管181、第二晶體管182和第=晶體管183的功函數層的功函數 不同，具體地，第二晶體管182、所述第一晶體管181和第=晶體管183內的功函數層的功函 數依次減小，所述第二晶體管182、所述第一晶體管181和第=晶體管183的闊值電壓依次 減小。通過本發明可高效地形成具有不同闊值電壓的晶體管，并有效簡化工藝難度。
[0116] 值得注意的是，本發明包括具有=個不同闊值電壓的柵極的半導體器件為實施 例，但除本實施例外的其他實施例中，本發明可用于制備單個晶體管，兩個晶體管、或是大 于=個晶體管的半導體器件，并實現調整各個晶體管的闊值電壓的目的。
[0117] 雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本 發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當W權利要求所 限定的范圍為準。
【主權項】
1. 一種半導體器件的形成方法，其特征在于，包括： 提供半導體襯底； 在所述半導體襯底上形成功函數層； 在所述功函數層上形成緩沖層； 向覆蓋有所述緩沖層的功函數層摻雜離子，在摻雜離子的過程中所述緩沖層用于阻擋 所述離子，以調節所述功函數層的功函數。2. 如權利要求1所述半導體器件的形成方法，其特征在于， 所述半導體襯底包括第一區域和第二區域，所述第一區域用于形成第一晶體管，所述 第二區域用于形成第二晶體管，在所述第一區域和第二區域內分別形成有第一柵極凹槽和 第二柵極凹槽； 形成功函數層的步驟包括：在所述第一柵極凹槽以及第二柵極凹槽的側壁和底面覆蓋 功函數層； 在形成所述功函數層后，形成所述緩沖層前，所述形成方法還包括：在所述第一區域上 覆蓋第一掩模，以所述第一掩模為掩模進行第一離子摻雜，向所述第二區域的功函數層內 摻雜第一離子，以增大所述第二區域內的功函數層的功函數； 在所述功函數層上形成緩沖層的步驟包括：去除所述第一掩模，在所述第一柵極凹槽 內的功函數層和第二柵極凹槽內的功函數層上形成緩沖層； 向覆蓋有所述緩沖層的功函數層摻雜離子的步驟包括：進行第二離子摻雜，向在所述 第一柵極凹槽和第二柵極凹槽內的功函數層內摻雜第二離子，以增大所述第一區域和第二 區域內的功函數層的功函數，所述緩沖層用于阻擋所述第二離子，以調節所述功函數層的 功函數。3. 如權利要求2所述半導體器件的形成方法，其特征在于， 所述半導體襯底還包括第三區域，所述第三區域用于形成第三晶體管；所述第三區域 內形成有第三柵極凹槽； 所述功函數層還覆蓋所述第三柵極凹槽的側壁和底面； 在所述第一區域覆蓋第一掩模的步驟還包括：所述第一掩模還覆蓋所述第三區域； 在形成所述緩沖層后，在進行第二離子摻雜前，所述形成方法還包括： 在所述第三區域上形成第二掩模，以用于在第二離子摻雜過程中，阻擋所述第二離子 進入所述第三區域的功函數層內。4. 如權利要求3所述半導體器件的形成方法，其特征在于，所述第一掩模和第二掩模 的材料為多晶硅或是DUO。5. 如權利要求2所述半導體器件的形成方法，其特征在于，所述第一離子和第二離子 為硼離子、硅離子和氟離子中的一種或多種。6. 如權利要求2所述半導體器件的形成方法，其特征在于，所述第一離子摻雜的工藝 和第二離子摻雜的工藝相同。7. 如權利要求2所述半導體器件的形成方法，其特征在于，所述第一離子摻雜和第二 離子摻雜的方法為離子注入。8. 如權利要求7所述半導體器件的形成方法，其特征在于，所述離子注入的參數包括： 離子注入的能量為〇· 5~2. OKeV，劑量為1. 0 X 1014~1. 0 X 10 19atom/cm2。9. 如權利要求7所述半導體器件的形成方法，其特征在于，所述離子注入工藝中采用 的反應氣體為硅源氣體、氟源氣體或是硼源氣體中的一種或多種。10. 如權利要求9所述半導體器件的形成方法，其特征在于，所述硅源氣為SiH 4。11. 如權利要求9所述半導體器件的形成方法，其特征在于，所述硼源氣體為BH 2。12. 如權利要求9所述半導體器件的形成方法，其特征在于，所述反應氣體流量為30~ lOOOsccm，控制溫度為25~500°C，功率為50~1000W，氣壓為2~5mtorr。13. 如權利要求2所述半導體器件的形成方法，其特征在于，所述第一晶體管和第二晶 體管均為NM0S。14. 如權利要求2所述半導體器件的形成方法，其特征在于，在完成所述第二離子摻雜 后，所述形成方法還包括在所述第一柵極凹槽和第二柵極凹槽內填充柵極材料，以分別形 成第一晶體管和第二晶體管。15. 如權利要求1所述半導體器件的形成方法，其特征在于，所述緩沖層的材料為氮化 鈦、碳化鉭、鉭、氮化鉭或鋁鉭化合物。16. 如權利要求1所述半導體器件的形成方法，其特征在于，所述緩沖層的厚度為 5~100 A。17. 如權利要求1所述半導體器件的形成方法，其特征在于，所述功函數層的材料為碳 化鉭、鈦、鋁或是鈦鋁化合物。
【文檔編號】H01L21/8238GK105826265SQ201510012074
【公開日】2016年8月3日
【申請日】2015年1月9日
【發明人】趙杰
【申請人】中芯國際集成電路制造(上海)有限公司