存儲元件的制造方法
【技術領域】
[0001]本發明是有關于一種半導體元件的制造方法，且特別是有關于一種存儲元件的制造方法。
【背景技術】
[0002]非易失性存儲器(non-volatile memory)由于可進行多次數據的存入、讀取、擦除等操作，且具有當電源供應中斷時，所儲存的數據不會消失的優點。因此，非易失性存儲器已成為許多電子產品中必須具備的存儲元件。
[0003]隨著半導體元件的尺寸日益縮減，傳統水平式存儲元件的短通道效應(shortchannel effect)日漸嚴重。此現象將導致存儲元件中第二位效應(2nd bit effect)以及編程干擾(program disturbance)的惡化。因此，為了改善上述現象，近年來發展出垂直式存儲元件(vertical memory device),使得在尺寸縮小的同時也可維持相同的通道長度，以避免短通道效應的發生。
[0004]然而，由于垂直式存儲元件是將各部件往上疊層，因此在制造的過程中也相對水平式存儲元件復雜。故如何簡化垂直式存儲元件的工藝步驟為當前所需研究的課題。
【發明內容】
[0005]本發明提供一種存儲元件的制造方法，可簡化垂直式存儲元件的工藝步驟，并與現有工藝相容。
[0006]本發明提供一種存儲元件的制造方法，其包括以下步驟:提供襯底，襯底包括第一部分與第二部分；于第一部分的襯底上形成多個半導體鰭狀結構；每一半導體鰭狀結構沿著第一方向延伸，且包括第一摻雜區與基體區；第一摻雜區位于基體區上；相鄰兩個半導體鰭狀結構之間具有溝道；于半導體鰭狀結構的基體區與溝道底部的襯底中形成第二摻雜區，并延伸到第二部分的襯底中。
[0007]在本發明的一實施例中，其中形成上述半導體鰭狀結構的方法包括以下步驟:在襯底上形成摻雜層；圖案化摻雜層與襯底，以形成半導體鰭狀結構。
[0008]在本發明的一實施例中，更包括以下步驟:在圖案化上述摻雜層與襯底之前，在摻雜層上形成硬掩模層；在硬掩模層上形成圖案化的掩模層；以圖案化的掩模層為掩模，圖案化硬掩模層、摻雜層與襯底，以形成多個圖案化的硬掩模層、第一摻雜區與基體區。
[0009]在本發明的一實施例中，其中上述硬掩模層的材料包括氧化硅、氮化硅、先進圖案化薄膜或其組合。
[0010]在本發明的一實施例中，其中形成上述第二摻雜區的方法包括以上述圖案化的硬掩模層為掩模，對襯底進行離子注入工藝，將摻質注入襯底中，以形成第二摻雜區；移除上述圖案化的硬掩模層。
[0011]在本發明的一實施例中，其中形成上述半導體鰭狀結構的方法包括以下步驟:在襯底上形成疊層，上述疊層由上而下包括第一摻雜層、基體層與第二摻雜層；圖案化第一摻雜層與基體層，以形成上述半導體鰭狀結構，其中第二摻雜層做為第二摻雜區。
[0012]在本發明的一實施例中，存儲元件的制造方法更包括以下步驟:于襯底的第二部分中形成多個隔離結構；于上述隔離結構之間的襯底中形成第三摻雜區；上述第三摻雜區與第二摻雜區電性連接。每一第一接觸窗透過第三摻雜區電性連接第二摻雜區。
[0013]在本發明的一實施例中，存儲元件的制造方法更包括以下步驟:于襯底上形成多個字線；每一字線沿著第二方向延伸，覆蓋各半導體鰭狀結構的部分側壁與部分頂部;第二方向與第一方向不同；于半導體鰭狀結構與字線之間形成電荷儲存層；于襯底的第二部分上形成多個第一接觸窗，且沿著第一方向排列；每一第一接觸窗電性連接第二摻雜區；于襯底的第一部分上形成多個第二接觸窗；每一第二接觸窗電性連接所對應的第一摻雜區。
[0014]在本發明的一實施例中，存儲元件的制造方法更包括在上述第二部分的襯底中形成多個接觸孔；上述接觸孔的底面裸露出第二摻雜區，每一第一接觸窗與每一接觸孔底部的第二摻雜區電性連接。
[0015]在本發明的一實施例中，其中上述第二摻雜區連接每一半導體鰭狀結構。
[0016]基于上述，本發明提供的存儲元件的制造方法，通過在半導體鰭狀結構的基體區與溝道底部的襯底中形成第二摻雜區，以使得第二摻雜區連接每一半導體鰭狀結構。同時，將第二摻雜區延伸到第二部分的襯底中，使得第一接觸窗電性連接第二摻雜區。如此一來，第一接觸窗可電性連接每一半導體鰭狀結構。上述制造方法可使垂直式存儲元件的內部之間的連接更為容易，不僅大幅簡化垂直式存儲元件的工藝步驟，更可簡化存儲元件之間的相對關系以及疊層結構的架構，維持原有的操作效能，并與現有工藝兼容。
[0017]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0018]圖1為依照本發明的一實施例所繪示的存儲元件的上視示意圖。
[0019]圖2A至圖2G分別為沿圖1的A_A’線的存儲元件的制造方法的剖面示意圖。
[0020]圖3為依照本發明的一實施例所繪示沿圖1的B-B’線的剖面示意圖。
[0021]圖4為依照本發明的另一實施例所繪示沿圖1的B-B’線的剖面示意圖。
[0022]圖5A至圖5B是依照本發明的又一實施例所繪示的存儲元件的部分構件的制造方法的剖面示意圖。
[0023]圖6A至圖6B是依照本發明的再一實施例所繪示的存儲元件的部分構件的制造方法的剖面示意圖。
[0024]【符號說明】
[0025]10:襯底
[0026]10a、54a:基體區
[0027]ll、12a、13、52a、56a:摻雜區
[0028]12、52、56:摻雜層
[0029]14:氧化層
[0030]14a:圖案化的氧化層
[0031]16:氮化層
[0032]16a:圖案化的氮化層
[0033]18:先進圖案化薄膜層
[0034]18a:圖案化的先進圖案化薄膜層
[0035]19:硬掩模層
[0036]19a:圖案化的硬掩模層
[0037]20:掩模層
[0038]22:電荷儲存層
[0039]24:字線
[0040]26:介電層
[0041]28:隔離結構
[0042]30:介電層
[0043]32、34:接觸窗
[0044]32a>34a:接觸孔
[0045]40、42、44:半導體鰭狀結構
[0046]50、60:疊層
[0047]54:基體層
[0048]62、64:勢壘層
[0049]62a、64a:圖案化的勢壘層
[0050]100:存儲元件
[0051]B1、B2:區塊
[0052]D1、D2:方向
[0053]P1、P2:部分
[0054]R1、R2:區
[0055]T、T1、T2:溝道
【具體實施方式】
[0056]圖1為依照本發明的一實施例所繪示的存儲元件的上視示意圖。圖2Α至圖2G分別為沿圖1的Α-Α’線的存儲元件的制造方法的剖面示意圖。
[0057]請同時參照圖1以及圖2Α，提供襯底10。以第一方向Dl來看，襯底10包括第一部分Pl與第二部分Ρ2。第一部分Pl例如是存儲元件100的數組區，第二部分Ρ2例如是數組的周邊區域。以第二方向D2來看，襯底10包括多個第一區塊BI與多個第二區塊Β2。第一區塊BI與第二區塊Β2相互交替。每一第一區塊BI包括兩個第一區Rl與一個第二區R2。第二區R2位于第一區塊Rl之