提高鈷阻擋層沉積選擇性的方法
【技術領域】
[0001]本發明涉及半導體制造領域，更具體地說，本發明涉及一種提高鈷阻擋層沉積選擇性的方法。
【背景技術】
[0002]隨著CMOS集成電路制造工藝的發展以及關鍵尺寸的縮小，很多新的材料和工藝被運用到器件制造工藝中，用以改善器件性能。集成電路后段工藝流程中用銅線取代鋁線，極大地降低了互聯電阻。同時，采用多孔低介電常數材料(低K材料)可以實現2.5以下的介電常數。這些技術都能夠有效降低集成電路的RC延遲。
[0003]由于銅極易擴散，在后段Cu層化學機械研磨之后，會先沉積一層銅擴散阻擋層，然后再進行后續多孔低介電常數材料層的沉積，以避免銅向低介電常數材料中擴散。在28nm以上技術節點，這一層銅擴散阻擋層通常采用氮摻雜碳化硅(NDC，介電常數約為5.3)薄膜，如圖1所示意。而到了28nm以下技術節點，就會引入以CVD方式生長的鈷膜擴散阻擋層，如圖2所示意。之所以需要鈷擴散阻擋層是因為鈷不僅能夠更好的阻擋銅的擴散，同時也能防止生產過程中空氣中的水汽滲透進入銅層。鈷膜的引入意味著可以減薄氮摻雜碳化硅(NDC)薄膜的厚度，這有利于降低整體有效k值。另外，鈷與銅具有很好的黏附性，可以極大地改進產品的可靠性，例如電迀移特性。
[0004]鈷膜通過CVD的方式選擇性的成長在Cu表面。根據介質襯底和生長條件的不同，一般而言，沉積選擇比(Cu層上鈷的厚度/多孔低介電常數上鈷的厚度)在幾十到幾百之間。CVD鈷在不同的襯底上生長厚度差異明顯;在襯底為250°C條件下，致密介質層與銅層上的沉積選擇比接近150:1，而多孔介質層與銅層上的沉積選擇比只有10-15。
[0005]鈷在介質層上的沉積量越大，意味著銅線間的漏電流越大，所以希望即使在多孔介質層上，鈷的沉積量也盡量小，即沉積選擇比盡量大。
【發明內容】
[0006]本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠提高鈷膜生長的選擇性，降低介質區域金屬鈷的沉積量，降低器件漏電流，提高產品良率和可靠性的方法。
[0007]為了實現上述技術目的，根據本發明，提供了一種提高鈷阻擋層沉積選擇性的方法，包括:
[0008]第一步驟:提供表面布有金屬銅線和多孔低介電常數介質的晶圓；
[0009]第二步驟:對金屬銅線進行化學機械研磨；
[0010]第三步驟:采用HMDS氣體對晶圓進行表面致密化處理，使得HMDS與多孔低介電常數介質表面發生反應，由此在多孔低介電常數介質表面形成致密化薄層；
[0011 ]第四步驟:對晶圓進行氣體吹掃；
[0012]第五步驟:去除金屬銅線表面的氧化層；
[0013]第六步驟:對晶圓執行Co沉積。
[0014]優選地，所述提高鈷阻擋層沉積選擇性的方法用于銅互聯工藝。
[0015]優選地，對晶圓的表面致密化處理在化學氣相沉積薄膜反應腔中執行。
[0016]優選地，在晶圓的表面致密化處理中，使得晶圓的溫度為100-400C。
[0017]優選地，在晶圓的表面致密化處理中，選擇惰性氣體作為HMDS的載氣。
[0018]優選地，惰性氣體為N2氣。
[0019]優選地，惰性氣體為He氣。
[0020]優選地，金屬銅線上的沉積的Co形成了銅的鈷膜擴散阻擋層。
[0021]通過本發明提出的技術方法，可以降低介質區域金屬鈷的沉積量，降低器件漏電流，提尚廣品良率和可靠性。
【附圖說明】
[0022]結合附圖，并通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解并且更容易地理解其伴隨的優點和特征，其中:
[0023]圖1示意性地示出了銅互聯工藝的結構示意圖。
[0024]圖2示意性地示出了引入鈷膜擴散阻擋層的銅互聯工藝結構示意圖。
[0025]圖3示意性地示出了根據本發明優選實施例的提高鈷阻擋層沉積選擇性的方法的流程圖。
[0026]圖4和圖5示意性地示出了根據本發明優選實施例的提高鈷阻擋層沉積選擇性的方法的幾個步驟。
[0027]需要說明的是，附圖用于說明本發明，而非限制本發明。注意，表示結構的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標有相同或者類似的標號。
【具體實施方式】
[0028]為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。
[0029]本發明提出一種提高鈷阻擋層沉積選擇性的方法，提供表面布有金屬銅線和多孔低介電常數介質的晶圓，首先用HMDS(六甲基二硅胺)氣體對晶圓進行表明處理，HMDS與多孔低介電常數介質表面發生反應并使其形成致密化的薄層，然后進行選擇性鈷膜成長。通過本發明提出的技術方法，能夠提高鈷膜生長的選擇性，降低介質區域金屬鈷的沉積量，降低器件漏電流，提高產品良率和可靠性。
[0030]具體地，圖3示意性地示出了根據本發明優選實施例的提高鈷阻擋層沉積選擇性的方法的流程圖。所述提高鈷阻擋層沉積選擇性的方法可有利地用于銅互聯工藝。
[0031]如圖3所示，根據本發明優選實施例的提高鈷阻擋層沉積選擇性的方法包括:
[0032]第一步驟S1:提供表面布有金屬銅線和多孔低介電常數介質的晶圓，如圖4所示；
[0033]第二步驟S2:對金屬銅線進行化學機械研磨；
[0034]第三步驟S3:采用HMDS(六甲基二硅胺)氣體對晶圓進行表面致密化處理，使得HMDS與多孔低介電常數介質表面發生反應，由此在多孔低介電常數介質表面形成致密化薄層，如圖5所示；
[0035]優選地，對晶圓的表面致密化處理可以選擇化學氣相沉積薄膜反應腔。而且優選地，在晶圓的表面致密化處理中，使得晶圓的溫度為100-400C。優選地，在晶圓的表面致密化處理中，選擇惰性氣體(例如N2，He)作為HMDS的載氣。HMDS到底晶圓表面之后與多孔低介電常數介質材料表面的S1-OH反應，形成致密化的低介電常數薄膜表面，即致密化薄層。
[0036]第四步驟S4:對晶圓進行大流量的氣體吹掃；目的是驅除多孔低介電常數介質表面沒有反應的HMDS。
[0037]第五步驟S5:去除金屬銅線表面的氧化層；
[0038]第六步驟S6:對晶圓執行Co沉積。其中，金屬銅線上的沉積的Co形成了鈷膜擴散阻擋層。
[0039]此時，Co在不同襯底上的沉積厚度有所不同，其中致密化的介質材料表面沉積的Co將更少，也就是說Co沉積的選擇比提高了。由此，通過本發明提出的技術方法，可以降低介質區域金屬鈷的沉積量，降低器件漏電流，提高產品良率和可靠性。
[0040]可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例并非用以限定本發明。對于任何熟悉本領域的技術人員而言，在不脫離本發明技術方案范圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發明技術方案保護的范圍內。
【主權項】
1.一種提高鈷阻擋層沉積選擇性的方法，其特征在于包括: 第一步驟:提供表面布有金屬銅線和多孔低介電常數介質的晶圓； 第二步驟:對金屬銅線進行化學機械研磨； 第三步驟:采用HMDS氣體對晶圓進行表面致密化處理，使得HMDS與多孔低介電常數介質表面發生反應，由此在多孔低介電常數介質表面形成致密化薄層； 第四步驟:對晶圓進行氣體吹掃； 第五步驟:去除金屬銅線表面的氧化層； 第六步驟:對晶圓執行Co沉積。2.根據權利要求1所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，所述提高鈷阻擋層沉積選擇性的方法用于銅互聯工藝。3.根據權利要求1或2所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，對晶圓的表面致密化處理在化學氣相沉積薄膜反應腔中執行。4.根據權利要求1或2所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，在晶圓的表面致密化處理中，使得晶圓的溫度為100-400C。5.根據權利要求1或2所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，在晶圓的表面致密化處理中，選擇惰性氣體作為HMDS的載氣。6.根據權利要求5所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，惰性氣體為N2Ho7.根據權利要求5所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，惰性氣體為HeHo8.根據權利要求1或2所述的提高鈷阻擋層沉積選擇性的方法，其特征在于，金屬銅線上的沉積的Co形成了銅的鈷膜擴散阻擋層。
【專利摘要】本發明提供了一種提高鈷阻擋層沉積選擇性的方法，包括：提供表面布有金屬銅線和多孔低介電常數介質的晶圓；對金屬銅線進行化學機械研磨；采用HMDS氣體對晶圓進行表面致密化處理，使得HMDS與多孔低介電常數介質表面發生反應，由此在多孔低介電常數介質表面形成致密化薄層；對晶圓進行氣體吹掃；去除金屬銅線表面的氧化層；對晶圓執行Co沉積。
【IPC分類】H01L21/768
【公開號】CN105552023
【申請號】CN201610107414
【發明人】雷通
【申請人】上海華力微電子有限公司
【公開日】2016年5月4日
【申請日】2016年2月26日