集成jfet的ldmos器件及工藝方法
【技術領域】
[0001]本發明涉及半導體器件領域，特別涉及一種集成JFET的LDMOS器件。本發明還涉及所述LDMOS器件的工藝方法。
【背景技術】
[0002]LDM0S(LDM0S:LateralIy Diffused Metal Oxide Semiconductor橫向擴散金屬氧化物半導體)器件具有增益高、耐壓高、輸出功率大、熱穩定性好、效率高、寬帶匹配性能好，易于和CMOS工藝集成等優點，并且其價格遠低于砷化鎵器件，是一種非常具有競爭力的功率器件。500V LDMOS其內部集成JFET，既具有分立器件高壓大電流特點，又汲取了低壓集成電路高密度智能邏輯控制的優點，單芯片實現原來多個芯片才能完成的功能，大大縮小了面積，降低了成本，提高了能效，符合現代電力電子器件小型化、智能化、低能耗的發展方向。圖1是結構為500V NLDMOS和Vp = 30V JFET JFET集成在LDMOS中。圖中器件位于P型襯底上的N型深阱中，LDMOS的源極同時也是JFET的柵極。JFET充電時，漏端電壓升高，驅動JFET電流。P阱104下方位置電勢隨著漏端電壓升高而升高。而N型深阱/P阱PN結(圖1中虛線框處)處于反偏狀態，源端開始有漏電流存在。當漏電流足夠大時，寄生NPN開啟(N型深阱/P阱/LDMOS的源區)發生閂鎖效應，進而造成器件失效甚至損毀。
【發明內容】
[0003]本發明所要解決的技術問題是提供一種集成JFET的LDMOS器件，其具有較低的源端漏電流。
[0004]本發明所要解決的另一技術問題是提供所述集成JFET的LDMOS器件的工藝方法。
[0005]為解決上述問題，本發明所述的集成JFET的LDMOS器件，位于P型襯底上，在所述P型襯底中具有N型深阱，在N型深阱中還具有P阱；
[0006]P型襯底的表面具有場氧，場氧的下方具有第一 P型注入區；場氧的一側為所述P阱，場氧的另一側為所述LDMOS器件的漏區，同時也是集成的JFET的漏區；
[0007]所述P阱中具有LDMOS器件的源區，還有第一重摻雜P型區將P阱引出；
[0008]所述P阱遠離場氧的一側還具有重摻雜N型區，作為JFET的源區；
[0009]所述P型襯底中4型深阱之外還具有第二重摻雜P型區，將P型襯底引出；
[0010]場氧和LDMOS的源區之間硅表面覆蓋柵氧化層，柵氧化層之上具有多晶硅柵極，靠漏端的場氧上還具有多晶硅場板；
[0011 ]襯底上具有多個接觸孔，對器件進行電極的引出；
[0012]所述P阱中，還具有第二P型注入區，位于第一重摻雜P型區和LDMOS的源區的下方、P阱的底部區域。
[0013]本發明所述的集成JFET的LDMOS器件的工藝方法，包含如下的工藝步驟:
[0014]步驟一，在襯底上通過離子注入形成深阱，利用有源區光刻打開場氧區域，刻蝕場氧區，生長場氧；
[0015]步驟二，光刻打開阱區，注入形成P阱;在P阱底部和場氧下方注入形成第一及第二P型注入區；
[0016]步驟三，熱氧化生長柵氧化層，淀積多晶硅并刻蝕，形成多晶硅柵極及漏端多晶硅場板；
[0017]步驟四，分別進行N型摻雜和P型重摻雜，形成LDMOS的源區、漏區、第一及第二重摻雜P型區，以及作為JFET源區的重摻雜N型區；
[0018]步驟五，刻蝕接觸孔制作連接，器件制作完成。
[0019]所述步驟一中，襯底為P型襯底，注入形成的深阱為N型深阱。
[0020]所述步驟二中，第一及第二P型注入層，為采用同一塊掩膜版，同時注入形成。
[0021]本發明所述的集成JFET的LDMOS器件，在P阱底部形成P型注入區，增大P阱底部的雜質濃度，抑制寄生NPN管的開啟，降低器件的源端漏電流。本發明所述的工藝方法，再進行場氧下P型注入區注入的同時進行P阱底部的P型注入，使用同一張掩膜版，在不增加成本的情況下，改善器件的性能。
【附圖說明】
[0022]圖1是傳統集成JFET的LDMOS器件的結構示意圖。
[0023]圖2是本發明集成JFET的LDMOS器件的結構示意圖。
[0024]圖3?6是本發明工藝步驟示意圖。
[0025]圖7是本發明工藝步驟流程圖。
[0026]附圖標記說明
[0027]101是P型襯底，102是N型深阱，103是場氧，104是P阱，105是第一P型注入區，106是柵氧化層，107是多晶硅柵極，108是JFET的源區，109是第二重摻雜P型區，110是接觸孔，111是第一重摻雜P型區，112是第二P型注入區。
【具體實施方式】
[0028]本發明所述的集成JFET的LDMOS器件，如圖2所示，位于P型襯底101上，在所述P型襯底101中具有N型深阱102，在N型深阱102中還具有P阱104;P型襯底101的表面具有場氧103，場氧103的下方具有第一 P型注入區105;場氧103的一側為所述P阱104，場氧103的另一側為所述LDMOS器件的漏區，同時也是集成的JFET的漏區；所述P阱104中具有LDMOS器件的源區，還有第一重摻雜P型區111將P阱引出；所述P阱104中，還具有第二P型注入區112，位于第一重摻雜P型區111和LDMOS的源區的下方、P阱104的底部區域。
[0029]P阱104遠離場氧103的一側還具有重摻雜N型區108，作為JFET的源區；所述P型襯底101中，N型深阱102之外還具有第二重摻雜P型區109，將P型襯底101引出。
[0030]場氧103和LDMOS的源區之間硅表面覆蓋柵氧化層106，柵氧化層106之上具有多晶硅柵極107，靠漏端的場氧103上還具有多晶硅場板。
[0031]襯底上具有多個接觸孔110，對器件進行電極的引出。
[0032]本發明集成JFET的LDMOS器件，在P阱104的底部增加P型注入形成第二P型注入區112，增大P阱底部的雜質濃度，抑制寄生NPN管的開啟，在相同的漏端電壓下，本發明相對于傳統器件，源端漏電流能降低為原來的23%。
[0033]本發明所述的集成JFET的LDMOS器件的工藝方法，包含如下的工藝步驟:
[0034]步驟一，如圖3所示，在P型襯底101上通過離子注入形成N型深阱102，利用有源區光刻打開場氧區域，刻蝕場氧區，生長場氧103。
[0035]步驟二，光刻打開阱區，注入形成P阱104;在P阱104底部和場氧103的下方，采用同一塊掩膜版，同時注入形成第一 P型注入區105及第二 P型注入區112。第二 P型注入區112與P阱104本身的雜質疊加，使得第二 P型注入區的雜質濃度增大。如圖4所示。
[0036]步驟三，熱氧化生長柵氧化層106，淀積多晶硅并刻蝕，形成多晶硅柵極107及漏端多晶娃場板，如圖5所不。
[0037]步驟四，分別進行N型摻雜和P型重摻雜，如圖6所示，形成LDMOS的源區、漏區、第一重摻雜P型區111及第二重摻雜P型區109，以及作為JFET源區的重摻雜N型區108。
[0038]步驟五，刻蝕接觸孔110制作連接，器件制作完成。最終完成如圖2所示。
[0039]以上僅為本發明的優選實施例，并不用于限定本發明。對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種集成JFET的LDMOS器件，位于P型襯底上，在所述P型襯底中具有N型深阱，在N型深講中還具有P講； P型襯底的表面具有場氧，場氧的下方具有第一 P型注入區；場氧的一側為所述P阱，場氧的另一側為所述LDMOS器件的漏區，同時也是集成的JFET的漏區； 所述P阱中具有LDMOS器件的源區，還有第一重摻雜P型區將P阱引出； 所述P阱遠離場氧的一側還具有重摻雜N型區，作為JFET的源區； 所述P型襯底中4型深阱之外還具有第二重摻雜P型區，將P型襯底引出； 場氧和LDMOS的源區之間硅表面覆蓋柵氧化層，柵氧化層之上具有多晶硅柵極，靠漏端的場氧上還具有多晶硅場板； 襯底上具有多個接觸孔，對器件進行電極的引出； 其特征在于:所述P阱中，還具有第二P型注入區，位于第一重摻雜P型區和LDMOS的源區的下方、P阱的底部區域。2.制造如權利要求1所述的集成JFET的LDMOS器件的工藝方法，其特征在于:包含如下的工藝步驟: 步驟一，在襯底上通過離子注入形成深阱，利用有源區光刻打開場氧區域，刻蝕場氧區，生長場氧； 步驟二，光刻打開阱區，注入形成P阱；在P阱底部和場氧下方注入形成第一及第二P型注入區； 步驟三，熱氧化生長柵氧化層，淀積多晶硅并刻蝕，形成多晶硅柵極及漏端多晶硅場板； 步驟四，分別進行N型摻雜和P型重摻雜，形成LDMOS的源區、漏區、第一及第二重摻雜P型區，以及作為JFET源區的重摻雜N型區； 步驟五，刻蝕接觸孔制作連接，器件制作完成。3.如權利要求2所述的，其特征在于:所述步驟一中，襯底為P型襯底，注入形成的深阱為N型深阱。4.如權利要求2所述的，其特征在于:所述步驟二中，第一及第二P型注入層，為采用同一塊掩膜版，同時注入形成。
【專利摘要】本發明公開了一種集成JFET的LDMOS器件，位于P型襯底上，P型襯底中具有N型深阱，在N型深阱中還具有P阱；P型襯底的表面具有場氧，場氧的下方具有第一P型注入區；場氧的一側為P阱，另一側為所述LDMOS器件的漏區；LDMOS器件的源區位于P阱中，P阱中還有第一重摻雜P型區將P阱引出；P阱遠離場氧的一側還具有JFET的源區；所述P型襯底中，N型深阱之外還具有第二重摻雜P型區；場氧和LDMOS的源區之間硅表面具有柵氧化層及多晶硅柵極，靠漏端的場氧上還具有多晶硅場板；襯底上具有多個接觸孔，對器件進行電極的引出；所述P阱中，還具有第二P型注入區,位于第一重摻雜P型區和LDMOS的源區的下方、P阱的底部區域。本發明還公開了所述器件的工藝方法。
【IPC分類】H01L21/8232, H01L27/088, H01L27/098
【公開號】CN105514040
【申請號】CN201510971891
【發明人】段文婷, 錢文生, 劉冬華, 胡君, 石晶
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年4月20日
【申請日】2015年12月22日